JPH02222052A - ダイレクトメモリアクセス制御装置 - Google Patents
ダイレクトメモリアクセス制御装置Info
- Publication number
- JPH02222052A JPH02222052A JP4379989A JP4379989A JPH02222052A JP H02222052 A JPH02222052 A JP H02222052A JP 4379989 A JP4379989 A JP 4379989A JP 4379989 A JP4379989 A JP 4379989A JP H02222052 A JPH02222052 A JP H02222052A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- buffers
- buffer
- dma
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 55
- 239000000872 buffer Substances 0.000 claims abstract description 41
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract description 11
- 230000002457 bidirectional effect Effects 0.000 abstract description 8
- 101150105729 SLC45A3 gene Proteins 0.000 abstract 1
- 102100037253 Solute carrier family 45 member 3 Human genes 0.000 abstract 1
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はメモリ間でダイレクトメモリアクセス（以下、
ＤＭＡと呼ぶ）転送を行うためのＤＭＡ制御装置に関し
、特に２つの中央処理装置（以下、ＣＰＵと呼ぶ）を備
えたシステムに使用されるＤＭＡ制御装置に関する。
ＤＭＡと呼ぶ）転送を行うためのＤＭＡ制御装置に関し
、特に２つの中央処理装置（以下、ＣＰＵと呼ぶ）を備
えたシステムに使用されるＤＭＡ制御装置に関する。
［従来の技術］
従来、メモリ間のＤＭＡ転送は以下の手順によって行わ
れていた。即ち、先ずＤＭＡコントローラは、ＣＰＵに
ホールド要求を送出する。これを受けたＣＰＵからのホ
ールド承認信号がＤＭＡコントローラに入力されたら、
アドレスバス、データバスが空き状態となるので、ＤＭ
Ａコントローラからアドレスバスにアドレスを送出し、
これにより特定のメモリからデータバス上に読み出され
たデータを他のメモリに書き込む。
れていた。即ち、先ずＤＭＡコントローラは、ＣＰＵに
ホールド要求を送出する。これを受けたＣＰＵからのホ
ールド承認信号がＤＭＡコントローラに入力されたら、
アドレスバス、データバスが空き状態となるので、ＤＭ
Ａコントローラからアドレスバスにアドレスを送出し、
これにより特定のメモリからデータバス上に読み出され
たデータを他のメモリに書き込む。
また、２つのＣＰＵがメモリを共有するシステムにおい
ては、２つのＣＰＵに対してホールド信号が送出され、
２つのＣＰＵからホールド承認信号が入力される点を除
き、基２本的には上記と同様の手順でＤＭＡ転送が行わ
れる。
ては、２つのＣＰＵに対してホールド信号が送出され、
２つのＣＰＵからホールド承認信号が入力される点を除
き、基２本的には上記と同様の手順でＤＭＡ転送が行わ
れる。
［発明が解決しようとする課題］
しかしながら、上述した従来のＤＭＡコントローラでは
、２つのＣＰＵ間でメモリを共有しないシステムに使用
した場合、メモリ間でアドレスが重複することがあり、
複数のメモリからの多重読み出し及び複数のメモリに対
する多重書き込みが発生して適切なりＭＡ転送を行うこ
とができないという問題点があった。
、２つのＣＰＵ間でメモリを共有しないシステムに使用
した場合、メモリ間でアドレスが重複することがあり、
複数のメモリからの多重読み出し及び複数のメモリに対
する多重書き込みが発生して適切なりＭＡ転送を行うこ
とができないという問題点があった。
本発明はかかる問題点に鑑みてなされたものであって、
２つのＣＰｔＪ間でメモリを共有しないシステムにおい
てもＤＭＡ転送制御を行うことができるＤＭＡ制御装置
を提供することを目的とする。
２つのＣＰｔＪ間でメモリを共有しないシステムにおい
てもＤＭＡ転送制御を行うことができるＤＭＡ制御装置
を提供することを目的とする。
［課題を解決するための手段］
本発明に係るダイレクトメモリアクセス制御装置は、第
１の中央処理装置からアクセスされる第１のメモリと、
第２の中央処理装置からアクセスされる第２のメモリと
の間に設けられ、これら第１及び第２のメモリ間のダイ
レクトアクセス制御を行うダイレクトメモリアクセス制
御部と、前記第１のメモリと前記ダイレクトメモリアク
セス制御部との間のアドレスバス及びデータバスに夫々
介挿された第１及び第２のバッファと、前記第２のメモ
リと前記ダイレクトメモリアクセス制御部との間のアド
レスバス及びデータバスに夫々介挿された第３及び第４
のバッファと、ダイレクトメモリアクセスに先立ってそ
の出力が初期化されると共にその出力で前記第１及び第
２のバッファと前記第３及び第４のバッファとを選択的
に能動状態にさせ、更に前記第１及び第２のメモリに対
するメモ、リアクセスの度にその出力が反転するフリッ
プフロップ回路とを具備したことを特徴とする。
１の中央処理装置からアクセスされる第１のメモリと、
第２の中央処理装置からアクセスされる第２のメモリと
の間に設けられ、これら第１及び第２のメモリ間のダイ
レクトアクセス制御を行うダイレクトメモリアクセス制
御部と、前記第１のメモリと前記ダイレクトメモリアク
セス制御部との間のアドレスバス及びデータバスに夫々
介挿された第１及び第２のバッファと、前記第２のメモ
リと前記ダイレクトメモリアクセス制御部との間のアド
レスバス及びデータバスに夫々介挿された第３及び第４
のバッファと、ダイレクトメモリアクセスに先立ってそ
の出力が初期化されると共にその出力で前記第１及び第
２のバッファと前記第３及び第４のバッファとを選択的
に能動状態にさせ、更に前記第１及び第２のメモリに対
するメモ、リアクセスの度にその出力が反転するフリッ
プフロップ回路とを具備したことを特徴とする。
［作用］
本発明によれば、メモリアクセスの度にその出力を反転
させるフリップフロップ回路が第１及び第２のバッファ
と、第３及び第４のバッファとを選択的に能動状態にす
る。第１及び第２のバッファは、ＤＭＡ制御部と第１の
メモリとの間のアドレスバス及びデータバスに介挿され
ており、第３及び第４のバッファは、ＤＭＡ制御部と第
２のメモリとの間のアドレスバス及びデータバスに介挿
されている。このため、第１のメモリと第２のメモリと
は交互にＤＭＡ制御部からアクセスされ、両メモリから
同時にデータが読み出されたり、同時にデータが書き込
まれたりすることがない。
させるフリップフロップ回路が第１及び第２のバッファ
と、第３及び第４のバッファとを選択的に能動状態にす
る。第１及び第２のバッファは、ＤＭＡ制御部と第１の
メモリとの間のアドレスバス及びデータバスに介挿され
ており、第３及び第４のバッファは、ＤＭＡ制御部と第
２のメモリとの間のアドレスバス及びデータバスに介挿
されている。このため、第１のメモリと第２のメモリと
は交互にＤＭＡ制御部からアクセスされ、両メモリから
同時にデータが読み出されたり、同時にデータが書き込
まれたりすることがない。
従って、本発明によれば、２つのＣＰＵがメモリを共有
しないシステムにおいても、一方、のメモリからデータ
が読み出され、他方のメモリにそれが書き込まれる動作
を繰返すことにより、ＤＭＡ転送制御を行うことができ
る。
しないシステムにおいても、一方、のメモリからデータ
が読み出され、他方のメモリにそれが書き込まれる動作
を繰返すことにより、ＤＭＡ転送制御を行うことができ
る。
［実施例コ
以下、添付の図面を参照しながら本発明の実施例につい
て説明する。
て説明する。
第１図は本発明の実施例に係るＤＭＡ制御装置を備えた
システムの構成を示すブロック図である。
システムの構成を示すブロック図である。
本実施例のＤＭＡ制御装置は、ＣＰＵ１によりアクセス
されるＲＡＭ （ランダム・アクセス・メモリ）５と、
ＣＰＵ２によりアクセスされるＲＡＭ６との間のＤＭＡ
転送制御を司るもので、以下のように構成されている。
されるＲＡＭ （ランダム・アクセス・メモリ）５と、
ＣＰＵ２によりアクセスされるＲＡＭ６との間のＤＭＡ
転送制御を司るもので、以下のように構成されている。
即ち、ＤＭＡコントローラ（以下、ＤＭＡＣと呼ぶ）９
は、このＤＭＡ制御装置の主体をなすもので、ＣＰＵＩ
、２にホールド要求信号ＨＬＤＲＱを送出し、ＣＰＵＩ
、２からのホールド承認信号ＨＬＤＡＫ１．２のＡＮＤ
ゲート１５による論理積ＨＬＤＡＫが入力されると、Ｄ
ＭＡ転送のためにＲＡＭ５．６をアクセスする。このＤ
ＭＡＣ９とＲＡＭ５との間のアドレスバス２１及びデー
タバス２２には、夫々イネーブル端子付きのバッファ３
及び双方向バッファ７が介挿されている。
は、このＤＭＡ制御装置の主体をなすもので、ＣＰＵＩ
、２にホールド要求信号ＨＬＤＲＱを送出し、ＣＰＵＩ
、２からのホールド承認信号ＨＬＤＡＫ１．２のＡＮＤ
ゲート１５による論理積ＨＬＤＡＫが入力されると、Ｄ
ＭＡ転送のためにＲＡＭ５．６をアクセスする。このＤ
ＭＡＣ９とＲＡＭ５との間のアドレスバス２１及びデー
タバス２２には、夫々イネーブル端子付きのバッファ３
及び双方向バッファ７が介挿されている。
また、−ＤＭＡＣ９とＲＡＭ６との間のアドレスバス２
１及びデータバス２２には、夫々イネーブル端子付きの
バッファ４及び双方向バッファ８が介挿されている。
１及びデータバス２２には、夫々イネーブル端子付きの
バッファ４及び双方向バッファ８が介挿されている。
これらバッファ３，４．７．８は、プリセット入力付き
フリップフロップ１０によってイネーブル状態を制御さ
れる。フリップフロップ１０は、リセット信号Ｒ３Ｔ及
びプリセット信号ＰＲ３Ｔの立下がりでリセット及びプ
リセットされ、ＡＮＤゲート１５から出力されるホール
ド承認信号ＨＬＤＡＫと、ＤＭＡ転送時のメモリライト
コントロール信号ＭＷＣと、ＤＭＡ転送時のメモリリー
ドコントロール信号ＭＲＣとのＡＮＤゲート１１による
論理積結果をクロック信号として入力し、その立上がり
で出力Ｑを反転させる。この出力Ｑは、ＯＲゲート１２
の一方の入力に入力されると共に、インバータ１３を介
してＯＲゲート１４の一方の入力に入力されている。ま
た、ＯＲゲート１２．１４の他方の入力には、ホールド
承認信号ＨＬＤＡＫのインバータ１６による反転信号が
入力されている。そして、ＯＲゲート１２の出力は、バ
ッファ４及び双方向バッファ８のイネーブル端子に入力
され、ＯＲゲー１４の出力は、バッファ３及び双方向バ
ッファ７のイネーブル端子に入力されている。
フリップフロップ１０によってイネーブル状態を制御さ
れる。フリップフロップ１０は、リセット信号Ｒ３Ｔ及
びプリセット信号ＰＲ３Ｔの立下がりでリセット及びプ
リセットされ、ＡＮＤゲート１５から出力されるホール
ド承認信号ＨＬＤＡＫと、ＤＭＡ転送時のメモリライト
コントロール信号ＭＷＣと、ＤＭＡ転送時のメモリリー
ドコントロール信号ＭＲＣとのＡＮＤゲート１１による
論理積結果をクロック信号として入力し、その立上がり
で出力Ｑを反転させる。この出力Ｑは、ＯＲゲート１２
の一方の入力に入力されると共に、インバータ１３を介
してＯＲゲート１４の一方の入力に入力されている。ま
た、ＯＲゲート１２．１４の他方の入力には、ホールド
承認信号ＨＬＤＡＫのインバータ１６による反転信号が
入力されている。そして、ＯＲゲート１２の出力は、バ
ッファ４及び双方向バッファ８のイネーブル端子に入力
され、ＯＲゲー１４の出力は、バッファ３及び双方向バ
ッファ７のイネーブル端子に入力されている。
次に、上記のように構成された本実施例のＤＭＡ制御装
置の動作について説明する。
置の動作について説明する。
先ず、ＣＰＵ１のＲＡＭ５からＣＰＵ２のＲＡＭ６へＤ
ＭＡ転送を行う場合について、第２図のタイミング図を
参照しながら説明する。
ＭＡ転送を行う場合について、第２図のタイミング図を
参照しながら説明する。
この場合には、Ｉ１０コマンドによってプリセット信号
ＰＲ３Ｔがフリップフロップ１０に与えられ、出力Ｑが
“１”に設定される。
ＰＲ３Ｔがフリップフロップ１０に与えられ、出力Ｑが
“１”に設定される。
続いてＤＭＡＣ９から、ＣＰＵＩ、２に対してホールド
要求信号ＨＬＤＲＱが出力される。これを受けてＣＰＵ
１．２からは、ホールド承認信号ＨＬＤＡＫＩ、２が出
力される。そして、これらの論理積であるホールド承認
信号ＨＬＤＡＫがＡＮＤゲート１５から出力され、ＤＭ
ＡＣ９に入力されると、これを受けてＤＭＡＣ９は、ア
ドレスバス２１に読み出しアドレスＡＤを出力すると共
にバッファ３，４にアドレスストローブ信号ＡＤＳＴＢ
を出力する。このとき、フリップフロップ１０の出力Ｑ
は“１”であるから、バッファ３゜７はイネーブル状態
、バッファ４．８はディスエーブル状態になっている。
要求信号ＨＬＤＲＱが出力される。これを受けてＣＰＵ
１．２からは、ホールド承認信号ＨＬＤＡＫＩ、２が出
力される。そして、これらの論理積であるホールド承認
信号ＨＬＤＡＫがＡＮＤゲート１５から出力され、ＤＭ
ＡＣ９に入力されると、これを受けてＤＭＡＣ９は、ア
ドレスバス２１に読み出しアドレスＡＤを出力すると共
にバッファ３，４にアドレスストローブ信号ＡＤＳＴＢ
を出力する。このとき、フリップフロップ１０の出力Ｑ
は“１”であるから、バッファ３゜７はイネーブル状態
、バッファ４．８はディスエーブル状態になっている。
従って、ＲＡＭ６にはアドレスが供給されず、ＲＡＭ５
にのみアドレスが供給される。
にのみアドレスが供給される。
次に、メモリリードコントロール信号ＭＲＣが立下がる
と、ＲＡＭ５からデータが読み出され、このデータが双
方向バッファ７及びデータバス２２を介してＤＭＡＣ９
の図示しないテンポラリレジスタに格納される。なお、
このとき双方向バッファ８はディスエーブル状態である
がら、ＲＡＭＧ側のデニタがＲＡＭ５がら読み出された
データと衝突することがない。
と、ＲＡＭ５からデータが読み出され、このデータが双
方向バッファ７及びデータバス２２を介してＤＭＡＣ９
の図示しないテンポラリレジスタに格納される。なお、
このとき双方向バッファ８はディスエーブル状態である
がら、ＲＡＭＧ側のデニタがＲＡＭ５がら読み出された
データと衝突することがない。
読み出しが終了すると、ＭＲＣ信号の立上がりでフリッ
プフロップ１０が反転して、出力Ｑが“Ｏ″となる。こ
れにより、バッファのイネーブル状態が切り替わり、バ
ッファ３，７がディスエーブル、バッファ４．８がイネ
ーブルとなる。この状態からＤＭＡＣ９は書込動作に入
る。即ち、先ずＤＭＡＣ９は、書込アドレスＡＤをアド
レスバス２１に出力する。このアドレスはＲＡＭ６のみ
に与えられる。そして、メモリライトコントロール信号
ＭＷＣの立下がりで、ＤＭＡＣ９のテンポラリレジスタ
からデータバス２２及び双方向バッファ８を介してＲＡ
Ｍ６にデータが書き込まれる。
プフロップ１０が反転して、出力Ｑが“Ｏ″となる。こ
れにより、バッファのイネーブル状態が切り替わり、バ
ッファ３，７がディスエーブル、バッファ４．８がイネ
ーブルとなる。この状態からＤＭＡＣ９は書込動作に入
る。即ち、先ずＤＭＡＣ９は、書込アドレスＡＤをアド
レスバス２１に出力する。このアドレスはＲＡＭ６のみ
に与えられる。そして、メモリライトコントロール信号
ＭＷＣの立下がりで、ＤＭＡＣ９のテンポラリレジスタ
からデータバス２２及び双方向バッファ８を介してＲＡ
Ｍ６にデータが書き込まれる。
ＲＡＭ６への書込が終了し、メモリライトコントロール
信号ＭＷＣが立上がると、フリップフロップ１０の出力
Ｑは再び“１″になり、バッファ３．７がイネーブル、
バッファ４，８がディスエーブルになる。
信号ＭＷＣが立上がると、フリップフロップ１０の出力
Ｑは再び“１″になり、バッファ３．７がイネーブル、
バッファ４，８がディスエーブルになる。
このような動作をＤＭＡＣ９に初期設定されたバイト数
だけ繰返すことにより、ＲＡＭ５からＲＡＭ６へのデー
タのＤＭＡ転送が終了する。
だけ繰返すことにより、ＲＡＭ５からＲＡＭ６へのデー
タのＤＭＡ転送が終了する。
また、ＣＰＵ２のＲＡＭ６からＣＰＵＩのＲＡＭ５へＤ
ＭＡ転送を行う場合には、Ｉ１０コマンドによりリセッ
ト信号Ｒ３Ｔを発生させ、フリップフローツブ１０をリ
セットして出力Ｑを“Ｏ”にしてからＤＭＡ転送動作を
開始させることで、上記と全く同様の手順でＲＡＭ６か
らＲＡＭ５へのＤＭＡ転送を行うことができる； なお、ＤＭＡ転送をしていないときには、ホールド承認
信号ＨＬＤＡＫが“０”なので、バッファ３，４．７．
８は全てディスエーブル状態であリ、バスの競合は起こ
らず、ＣＰＵＩ、ＣＰｔＪ２は共に正常に動作をする。
ＭＡ転送を行う場合には、Ｉ１０コマンドによりリセッ
ト信号Ｒ３Ｔを発生させ、フリップフローツブ１０をリ
セットして出力Ｑを“Ｏ”にしてからＤＭＡ転送動作を
開始させることで、上記と全く同様の手順でＲＡＭ６か
らＲＡＭ５へのＤＭＡ転送を行うことができる； なお、ＤＭＡ転送をしていないときには、ホールド承認
信号ＨＬＤＡＫが“０”なので、バッファ３，４．７．
８は全てディスエーブル状態であリ、バスの競合は起こ
らず、ＣＰＵＩ、ＣＰｔＪ２は共に正常に動作をする。
［発明の効果コ
以上説明したように本発明によれば、メモリアクセスの
度にフリップフロップの出力が反転し、この出力でバッ
ファの切り替えが行われてバス上でデータが競合しない
ようにしたから、２つのＣＰＵ間でメモリを共有しない
システムにおいてもＤＭＡ転送制御を行うことができる
。
度にフリップフロップの出力が反転し、この出力でバッ
ファの切り替えが行われてバス上でデータが競合しない
ようにしたから、２つのＣＰＵ間でメモリを共有しない
システムにおいてもＤＭＡ転送制御を行うことができる
。
第１図は本発明の実施例に係るＤＭＡ制御装置のブロッ
ク図、第２図は同装置の動作を説明するためのタイミン
グ図である。
ク図、第２図は同装置の動作を説明するためのタイミン
グ図である。
Claims (1)
- （１）第１の中央処理装置からアクセスされる第１のメ
モリと、第２の中央処理装置からアクセスされる第２の
メモリとの間に設けられ、これら第１及び第２のメモリ
間のダイレクトアクセス制御を行うダイレクトメモリア
クセス制御部と、前記第１のメモリと前記ダイレクトメ
モリアクセス制御部との間のアドレスバス及びデータバ
スに夫々介挿された第１及び第２のバッファと、前記第
２のメモリと前記ダイレクトメモリアクセス制御部との
間のアドレスバス及びデータバスに夫々介挿された第３
及び第４のバッファと、ダイレクトメモリアクセスに先
立ってその出力が初期化されると共にその出力で前記第
１及び第２のバッファと前記第３及び第４のバッファと
を選択的に能動状態にさせ、更に前記第１及び第２のメ
モリに対するメモリアクセスの度にその出力が反転する
フリップフロップ回路とを具備したことを特徴とするダ
イレクトメモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4379989A JPH02222052A (ja) | 1989-02-23 | 1989-02-23 | ダイレクトメモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4379989A JPH02222052A (ja) | 1989-02-23 | 1989-02-23 | ダイレクトメモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02222052A true JPH02222052A (ja) | 1990-09-04 |
Family
ID=12673796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4379989A Pending JPH02222052A (ja) | 1989-02-23 | 1989-02-23 | ダイレクトメモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02222052A (ja) |
-
1989
- 1989-02-23 JP JP4379989A patent/JPH02222052A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5119480A (en) | Bus master interface circuit with transparent preemption of a data transfer operation | |
| US4449183A (en) | Arbitration scheme for a multiported shared functional device for use in multiprocessing systems | |
| JP2821534B2 (ja) | デュアルポートランダムアクセスメモリ装置 | |
| US5717873A (en) | Deadlock avoidance mechanism and method for multiple bus topology | |
| US5463740A (en) | Data control device generating different types of bus requests and transmitting requests directly to one of a number of arbiters for obtaining access to a respective bus | |
| JP2000047974A (ja) | バス制御コントローラのバス調停方法、バス制御コントローラ及び電子機器のシステム | |
| US6026455A (en) | Architecture and method for providing guaranteed access for a retrying bus master to a data transfer bridge connecting two buses in a computer system | |
| US5627968A (en) | Data transfer apparatus which allows data to be transferred between data devices without accessing a shared memory | |
| US5446847A (en) | Programmable system bus priority network | |
| JPH02222052A (ja) | ダイレクトメモリアクセス制御装置 | |
| JPH03122745A (ja) | Ｄｍａ制御方式 | |
| JPS61166647A (ja) | マイクロプロセツサ装置およびアドレス可能なメモリから情報を読出すためのアクセス方法 | |
| JPH0343804A (ja) | シーケンス制御装置 | |
| JPS6341103B2 (ja) | ||
| JPH0560625B2 (ja) | ||
| JP2574821B2 (ja) | ダイレクトメモリアクセス・コントローラ | |
| JPH02207363A (ja) | データ転送制御方式、デバイスコントローラ、およびメモリ・コントローラ | |
| JPH0351943A (ja) | 高速バスと低速バスのバスライン共用化方式 | |
| EP0373393A1 (en) | Information processing system | |
| JPH0375959A (ja) | マルチプロセッサのデータ転送装置 | |
| JPH03189755A (ja) | メモリ間転送装置 | |
| JPH034349A (ja) | Ｄｍａ転送方式 | |
| JPS60151894A (ja) | ダイナミツクｒａｍのリフレツシユ回路 | |
| JPH0575140B2 (ja) | ||
| JPH036762A (ja) | イメージメモリのダイレクトアクセス方法 |