JPH02223221A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体集積回路装置、たとえば入出力レベル
がＴＴＬレベル、　内ｓｍｍレベルカＣＭＯＳレベルの
論理用半導体集積回路装置に利用して有効な技術に関す
るものである。

〔背景技術〕

第１図は本発明に先立って本願発明者によって検討され
たところの入出力レベルがＴＴＬレベル。

内部論理レベルが０ＭＯ８レベルの論理用半導体集積回
路装置ＩＣのブロック図を示す。

かかる回路装置ＩＣはＴＴＬレベルの入力信号ＩＮ、、
ＩＮ、　川ＩＮｎをＣＭＯＳＬ／ベルの信号にレベル変
換するための入力パッ７７１０．０ＭＯ８レベルで論理
演算動作を実行するための内部論理ブロック１１．この
伺部論理ブロック１１のＣＭＯＳレベルの出力信号をＴ
ＴＬレベルの出方信号にレベル変換するための出力バッ
ファ１２を含み、各回路１０．１１．１２は５ボルトの
電源電圧Ｖｃｃが供給されるとともに、適正に接地され
ている。

入力バッファ１０の入力端子ＩＮ、、ＩＮ、・・・ＩＮ
ｎに供給されるハイレベル入力電圧ＶＩＨＩＧは２．０
ボルト以上またこのローレベル入力電圧ＶＩＬＩＧは０
．３ボルト以下に設定される。従って、入力バッファエ
００Å力端子ＩＮ、、ＩＮ、・・・ＩＮｎＫ関する入力
スレッシュホールド電圧Ｖｉｔｈ１ｏは０．８ボルトと
２．０ボルトとの間の１．３〜１，５ボルトに設定され
る。

一方、入力バッファ１０の出力から得られるハイレベル
出力電圧ＶＯＨＩＯは内部論理ブロック１１のハイレベ
ル入力電圧Ｖｉｎｘｔと等しく設定され、入力バッファ
ｌＯの出力から得られるローレベル入力電圧ＶＯＬＩＯ
は内部論理ブロック１１のローレベル入力電圧ＶｆＬｔ
ｔと等しく設定される。従って、内部論理ブロック１１
内のＣＭＯＳイ／バータを構成するＰチャンネルＭＯ８
ＦＥＴのスレッシ、ホールド電圧をＶＴＰ、Ｎチャンネ
ルＭＯ８ＦＥＴのスレッシュホールド電圧ＶＴＮ＊電源
電圧なＶｃｅとすると、上記電圧ＶＯＨＩＯｉ　ＶｊＨ
ｌｌ　＃ＶＯＬＩＯ＊　Ｖ　１Ｌ１１はそれぞれ次のよ
うに設定される。

Ｎ’ｏｕｘｏ＝Ｖ１旧工＞ＶｃＣ−１ｖｒｐｌ　　０”
（１）ＶＯＬＩＯ−ＶｉＬｔｔ　＜ＶＴＮ　　　　　　
　　　９日２）Ｖｃｃを５ｙｋ’ルトｌ　ＩＶＴＰ　ｌ
を０．６Ｍｋト＋ＶＴＮを０．６ボルトに設定すれば、
ＶＯＨＩＯとＶ、ＩＨＩＩとは４，４ボルト以下に、Ｖ
ＯＬＩＯとＶｉＬｘｔとは０．６ボルト以上に設定され
る。

従って、内部論理ブロック１１内のＣＭＯＳイ／バータ
の入力ロジック・スレッシュホールド電圧Ｖｉｔｈｘｘ
は０．６ボルトと４．４ボルトとの間の約２４５ボルト
に設定される。

同様に、内部論理ブロック１１のハイレベル出力電圧Ｖ
ＯＨ１，ｌと出力バッ７ア１２のノ・イレベル入力電圧
ＶｉＨ１ｘとは４．４ボルト以上に設定され、内部論理
ブロック１１のローレベル出力電圧ＶＯＬＩＩと出力バ
ッ７ア１２のローレベル入力電圧Ｖｉｔｘｚとは０．６
ボルト以下に設定され、出力バッファ１２０入力ロジツ
ク・スレッシュホールドＶｉｔｈｔｚは０．６ボＡ、−
）と４．４ボルトとの間の約２．５ボルトに設定されて
いる。

出力バッファ１２がＴＴＬレベルの出力信号を発生する
よう罠、出力バッ７ア１２のハイレベル出力電圧ＶＯＨ
Ｉ！は２．７ボルト以上に、そのローレベル出力電圧ｖ
ｏＬｔｚは０．５ボルト以下に設定されている。

第２図は本発明に先立って本願発明者によりて検討され
た入力バラ７７１０のひとつを示す回路図であり、Ｐチ
ャネルＭ０８　　ＦＥＴＭｐＩ　、Ｍｐｔ　。

ＮｆヤネルＭＯ８ＦＥＴＭｎ、、Ｍｎ、、Ｍｎｍ＋抵抗
Ｒｐによって構成されズいる。各Ｍ０．９　　ＦＥＴの
ゲート、ソース、ドレインはそれぞれ記号ｇ　ｒ　Ｓ　
＋　ｄによって示されている。

ＭｐＩ　とＭｎ、とにより構成された１段目ＣＭＯＳイ
ンバータと、Ｍ　ｐｚ　とＭｎ２　とにより構成された
２段目ＣＭＯＳインバータとはカスケード接続され、Ｒ
ｐとＭ　ｎ　、とは、Ｍ　ｐｒ　　とＭｎ１　のゲート
絶縁膜を保護するためのゲート保護回路を構成する。２
段目ＣＭＯＳインバータのＭ　ｐｔとＭｎ１のドレイン
に接続された出力容量Ｃｓは実際には、ＭｐｔとＭｎ、
のドレイン容量、入力バッファ１０の出力と内部論理ブ
ロック１１の入力との間の配線浮遊容量、内部論理ブロ
ック１１０入力容量によってその値が決定される。

各Ｍ　ＯＳ　　Ｆ　Ｅ　ＴＭｐ＋　ｌ　Ｍ　ｐ！＃　Ｍ
ｎ＋　＋　Ｍｎｔ　＋Ｍｎｓのチャンネル＠Ｗとチャン
ネル長りとの比Ｗ／Ｌはそれぞれ２７／３．５　、４２
／３　、１２６／３．５　、４２／３　、１５／３に設
定され、抵抗Ｒｐは２キロオームの値に設定されている
。

第３図は第２図の入力バッファ１０の伝播遅延時間ＩＰ
ＨＬ　＋　’ＰＬＨの上記出力容量Ｏｓの依存性を示し
、たて軸は伝播遅延時間、横軸は出力容量Ｃ１１を示し
ている。

第３５図に示したように、第１の伝播遅延時間ｔ　ＰＨ
Ｌは入力ＩＮＰＵＴが５０％値を境として変化してから
出力０ＵＴＰＵＴがハイレベルからローレベルに変化す
るに際しその５０％値を境として変化するまでの時間と
して定義され、第２の伝播遅延時間ｔ　ＰＬＨは入力Ｉ
ＮＰＵＴが５０％値を境として変化してから出力０ＵＴ
ＰＵＴがローレペルからハイレベルへ変化するにその５
０％値を境として変化するまでの時間として定義される
。

尚、第３５図におい【、ｔｆは立下り時間、ｔｒは立上
り時間として定義される。

このように、第３図から理解できるように、第２図の入
力バッファ１０の第１伝播遅延時間ｔ　ＰＨＬの出力容
量依存性ＫＨＬ（＝△ｔｐＨＬ／△Ｃｓ）は約０．８ｎ
ｓｅｃ／ｐＦ、第２伝播遅延時間ｔ　ＰＬＨの出力容量
依存性ＫＬＨ（＝△ｔ　ＰＬＨ／ΔＣｓ）は約１．４ｎ
ｓｅｃ　／　ｐ　Ｆと、ともに大きなものとなる。

第２図の入力バッファＩＯにおいては、その人力スレッ
シュホールド電圧Ｖｉｔｈｘｏを約１．３〜１．５ボル
トに設定するために１段目ＣＭＯＳインバータのＭＩ）
　Ｉ　とＭｎ、のチャンネル幅とチャンネル長との比Ｗ
／Ｌを大きく異ならせており、伝播遅延時間ｔＰＨＬ　
＊　ｊｌ’ＬＨの出力容量依存性ＫＨＬ＊ＫＬＨを小さ
くするため２段目のＣＭＯＳインバーｌ（７）Ｍｐ、と
Ｍｒｌ、の比Ｗ／Ｌをともに４２／３と大きな値として
Ｍ　ｐｔ　とＭＵ、のチャンネル・コンダクタンスを太
きくシ【いる。

両出力容量依存性ＫＨＬ　＋　ＫＬＨを小さくするため
Ｋは、２段目ＣＭＯＳイ／パータのＭｐ、とＭｎ＝の比
Ｗ／Ｌをどんどん大きくすれば良いが、これは下記の理
由により集積回路チップ表面上での入力バッ７ア１０の
占有面積の著しい増大をもたらし、集積密度向上に対し
ての阻害となる。

すなわち、集積回路の製造技術において現在微細化が精
力的に進められているが、現在の紫外線露光によるホト
リソグラフィーではＭＯＳ　　ＦＥＴのチャンネル長り
は３μｍが下限値であり、ＭＯＳ　　ＰＥＴの比Ｗ／Ｌ
を極めて大きな値とするためにはそのチャンネル幅Ｗを
極めて大きな値としなければならず、最終的にはそのＭ
ＯＳ　　ＦＥＴの素子領域の面積の着しい増大をもたら
すためである。

一方、第４図は本発明に先立って本願発明者によって検
討された出力バッ７ア１２のひとつを示す回路図であり
、ＰチャンネルＭＯ８ＦＥＴＭｐ、、ＮチャンネルＭ　
０８　　Ｆ　Ｅ　Ｔ　　Ｍ　ｎ　、によって構成されて
いる。各ＭＯ８ＦＥＴのゲート、ソース、ドレインはそ
れぞれ記号ｇｅ”ｘｄＫよって示されている。

集積回路装置ＩＣ内で内部論理ブロック１１のＣＭＯＳ
レベルの出力信号は出力バッ７ア１２のＭ　ｐ４　とＭ
ｒｌ４のゲートに印加されている、３０番端子には５ボ
ルトの電源電圧Ｖｃｃが供給されている。従って、出力
バッファ１２０入力ｐシック・スレッシュホールド電圧
Ｖｉｔｈｌ＊を約２．５ボルトに設定するためには、Ｍ
ｐ４とＭｎ４の比Ｗ／Ｌは互いに等しい値に設定される
。

第４図には同様にＴＴＬ回路１４が表示されており、こ
の回路１４には３５番端子を介して５ボルトの電源電圧
Ｖｃｃが供給されている。２０番端子よりＴＴＬレベル
の出力バッ７ア１２の出力信号が得られ、３２番端子を
介してＴＴＬ回路１４のマルチエミッタトランジスタＱ
、のびとつのエミッタに供給されている。

一方、ＴＴＬ回路としては標準形ＴＴＬ回路。

シ璽ットキＴＴＬ回路、ロー・パワー・シ賀ットキＴＴ
Ｌ回路、アドバンスト・ロー−パワー・シｍｙトキＴＴ
Ｌ回路が発表され【おり、これらの特性は、当然のこと
ながら互いに多小異なっている。

また、出力バッファ１２の出力は多数のＴＴＬ回路１４
０入力を同時かつ並列に駆動する必要がある。この駆動
能力のひとつのめやすとしては、ロー・パワー・シ璽、
）キＴ’Ｉ’Ｌ回路の２０個の入力を並列駆動可能な事
である。

出力バッ７ア１２の出力がローレベルの時には、ロー・
パワー・シ曹ットキＴＴＬ回路のひとつの入力から０．
４ｍＡのローレベル入力電流ＩＩＬが出力バッ７ア１２
ＯＮチャンネルＭＯ８ＦＥＴＭｎ、のドレイン・ソース
径路に流れ込む。従つ【１．上述の如＜２０個の入力を
出力バッファ１２がローレベルに駆動するためには、Ｍ
ｎ、は合計８ｍＡを流す必要がある。

一方、出力バッファ１２のローレベル出力電圧ＶＯＬＩ
Ｊはすでに説明した様に０．５ボルト以下でなければな
らないので、出力バッ７ア１２ＯＮチャンネルＭ　ＯＳ
　　Ｆ　Ｅ　Ｔ　　Ｍ　ｎ　４のオン抵抗ＲＯＭは０．
５ボルト／８ミリアンペア−６２，５オ一ム程度の小さ
な値に設定しなければならない。

この上うＫ　、　Ｍ　ｎ　ａのオン抵抗ＲＯＭを小さな
値とするためには、Ｍｎ、の比Ｗ／Ｌを７００／３乃至
１０００／３とい５極めて大きな値としなければならな
い。一方、上述したよ５に出力バッファ１２の入力ロジ
ックスレッシ島ホールド電圧Ｖ目ｈｘｚを約２．５ボル
トに設定するためにはＭｐａとＭｎ４の比Ｗ／Ｌはとも
に等しい値とする必要があるため、出力バッ７ア１２の
ＰチャンネルＭＱ８　　ＦＥＴ　　Ｍｐ４の比Ｗ／Ｌも
７００／３乃至１０００／３という極めて大きな値とし
なければならない。

これは同様に、集積回路チップ表面上での出力バッ７ア
１２の占有面積の著しい増大をもたらし、集積密度向上
に対しての阻害となるばかりか、下記の理由により内部
論理ブロック１１のスイッチング速度の著しい低下を引
き起す。

すなわち、出力バッ７ア１２の両ＭＯ８ＦＥＴＭｐ、、
Ｍｎ、の比Ｗ／Ｌをともに大きな値とすルト、両ＭＯ８
ＦＥＴ　　Ｍｐａ　、Ｍｎｉのゲート容量も比例して大
きな籠となる。これらＭｐａ。

Ｍｎ４のゲート容量は内部論理ブロック１１の出力負荷
容量となるので、内部論理ブロック１１の出力抵抗とこ
れらゲート容量とが内部論理ブロック１１のスイッチン
グ速度の低下を引き起す。

一方、出力バッファ１２の出力は集積回路装置ＩＣの外
部出力端子（２０番端子）として導出されるばかりでな
く外部配線を介して多数のＴＴＬ回路１４の入力端子に
接続されるため、出力バッ７ア１２の出力負荷容量Ｏｘ
は極めて大きな値となる場合もしばしばある。

第５図は第４図の出力バッファ１２の出力負荷容量Ｏｘ
に対する伝播遅延時間Ｌ　ＰＨＬ　ｒ　’　ＰＩ−Ｈの
依存性を示し、たて軸は伝播遅延時間、横軸は出力負荷
容量を示している。

このように、第５図から理解できるように、第４図の出
力バッ７ア１２の第１伝播遅延時間ｔ　ＰＨＬの容量依
存性ＫＨＬ　（＝Δｔｐｓｕ、／ΔＣｘ）は約０．３ｎ
ａｅｃ／ｐＦ、第２伝播遅延時間ｔ　ＰＬＨの容量依存
性ＫＬＨ（＝△ｔｐｈＨ／ΔＣｘ）は約０．　ｌ　７　
ｎ５ｅｃ　／ｐＦと、ともに大きなものとなる。

従って、本発明の背景技術となった第２図の入力バク７
ア１０の問題点を要約すると、下記の如くとなる。

（１１入力バク７ア１０の伝播遅延時間の出力容量依存
性を小さくするためには、入力バッファ１００２段目Ｃ
ＭＯＳインバータの両ＭＯ８ＦＢ’ｒＭｐｔ　＋　Ｍｎ
、の比Ｗ／Ｌを大きくしなければならず、集積密度向上
に対しての阻害となる。特に、集積回路装置ＩＣがマス
タースライス方式もしくはセミカスタムのゲートアレイ
方式である場合は、入力バク７ア１０の出力に内部論理
ブロックｌｌ内の極めて多数のゲーデ入力端子が接続さ
れる可能性があり、入カバ、７ア１０の出力容量Ｃｓが
極めて大きくなる場合は、上記の問題点は極めて重大と
なる。

（２）さらに入力パッファ１００１段目はＣＭＯＳイン
バータＭ１’　ｔ　ｒ　Ｍ　ｎ　１で構成されているた
め、ＲｐとＭｎ　３とによって構成されたゲート保護回
路を接続しても、入力端子ＩＮ、に印加されるサージ電
圧に対する両ＭＯ８ＰＥＴのゲート絶縁膜の破壊強度は
十分ではない。

また、本発明の背景技術となった第４図の出力バッファ
１２の問題点を要約すると、下記の如くとなる。

（３）出力バッ７ア１２の入力ロジック・スレッシ為ホ
ールド電圧Ｖ１ｔｂｓ＊を約２．５ボルトに設定すると
ともに出力バッ７ア１２のローレベル出力時の電流吸込
能力を高めるためには、両ＭＯ８ＦＥＴ　　Ｍｐ、、Ｍ
ｎ４の比Ｗ／Ｌをともに互いに等しくかつ大きな値とし
なければならず、集積密度向上に対しての阻害となる。

（４）出力バッファ１２の両ＭＯ８ＰＥＴ　　Ｍｐ４゜
Ｍｎ、の比Ｗ／Ｉ、を大き（するとこの両Ｍ　ｐ４　。

Ｍｎ４のゲート容量も大きくなる。従って、内部論理ブ
ロックの出力抵抗とこれらゲート容量とが内部論理ブロ
ック１１のスイッチング速度の低下をもたらす。特に、
内部論理ブロック１１の出力段が出力抵抗の大きなＭＯ
Ｓ　　ＦＥＴ□より構成されている場合は、このスイッ
チ／グ速度の低下は著しい問題となる。

（５）出力バッ７ア１２がＭ　Ｏ８Ｆ　Ｅ　Ｔ　　Ｍ　
Ｉ）　４−Ｍｒ１４により構成されているため、伝播遅
延時間の出力負荷容量ＣＸＶＣ対する依存性が大きい。

特に、出力バッファ１２の出力に多数のＴＴＬ回路１４
の入力端子に接続される場合は、この問題点は重要とな
る。

〔発明の目的〕

本発明の目的とするところは、０Ｍ０８レベルの入力信
号が印加されることにより０Ｍ０８レベルの出力信号を
発生する内部論理ブロックと、この内部論理プｐ２りの
ためのＴＴＬ−０ＭＯ８レベル変換の如きレベル変換用
人カバッ７アおよび／または０ＭＯ８−ＴＴＬレベル変
換の如きレベル変換用比カバソファとを有する半導体集
積回路装置において、集積密度の向上を可能とするとと
もに、上記入力バク７アおよび／または上記出力バッフ
ァの動作速度の出力容量依存性を小さくし、またかかる
動作速度を向上することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本発明細書の記述および添付図面から明らかとなるであ
ろう。

〔発明の概要〕

本願におい【開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記の通りである。

すなわち、ＣＭＯＳレベルで動作する内部論理ブロック
のためのＴＴＬ−ＣＭＯＴレベル変換用人カパッファの
レベル変換器においては、そのレベル変換器の出力容量
の充電もしくは放電を実行する出力トランジスタをバイ
ポーラ・トランジスタによって構成することにより、Ｍ
ＯＳ　　ＦＥＴと比較してバイポーラ・トランジスタは
小さな素子寸法でもその出力抵抗が小さくその電流増幅
率が大きく、大きな充電電流もしくは放電電流が得られ
るという作用により、入力バッファの伝播遅延時間およ
びその容量依存性を小さくするといへ目的を達成するこ
とができる。

また、ＣＭＯＳレベルで動作する内部論理ブロックのた
めの０ＭＯ８−ＴＴＬレベル変換変換用出力フッ７アベ
ル変換器においては、そのレベル変換器の出力負荷容量
の充電もしくは放電を実行する出力トランジスタをバイ
ポーラ・トランジスタによって構成することにより、Ｍ
ＯＳ　　ＦＥＴと比較してバイポー２・トランジスタは
小さな素子寸法でもその出力抵抗が小さくその電流増幅
率が大きく、大きな充電電流もしくは放電電流が得られ
るという作用により、入力バッファの伝播遅延時間およ
びその容量依存性を小さくするという目的を達成するこ
とができる。

〔実施例〕 以下に１本発明の実施例を図面に沿って説明する。

第６図は本発明の実施例による論理用半導体集積回路装
置ＩＣのブロック図を示し、第１図の入力バッファ１０
の動作と同様の動作を実行するＴＴＬ−ＣＭ０８レベル
変換用人カパッ７ア２０゜第１図の内部論理ブロック１
１と同様にＣＭＯＳレベルで動作する内部論理ブロック
２１．第１図の出力バッ７アの動作と同様の動作を実行
する０ＭＯ８−ＴＴＬレベル変換用出力バッファ２２を
含み、各回路２０．２１．２２は３０番端子を介して５
ボルトの電源電圧Ｖｃｃが供給されるとともに３１番端
子を介して適正に接地されている。

入力バッファ２０は複数のＴＴＬ−ＣＭＯＳレベル変換
器２０１．２０２・・・２Ｏｎを有し、各入力は１番端
子、２番端子・・・１９番端子にそれぞれ接続され、各
出力は内部論理ブロック２１と回路装置ＩＣ内部でアル
ミニウム配線層により接続されている。

内部論理ブロック２１は０ＭＯ８、ＮＡＮＤゲート２１
１，２１２，２１３，２１４さらに０ＭＯ８−ＮＯＲゲ
ート２１ｉ−１）、　２ｘｌさらに必要に応じて０ＭＯ
８・エクスクル−スズＯＲゲート、０ＭＯ８・トランス
ミッシ璽ン・ゲート。

０ＭＯ８インバータなどを含んでいる。

０ＭＯ８−ＮＡＮＤゲート２１１は例えば第７図に示す
ように、ＰチャンネルＭ０８　　ＦＥＴＭ、、Ｍ、とＮ
チャンネルＭ０８　　ＦＥＴ　　Ｍｓ。

Ｍ４とを含む１００ＭＯ８回路により構成されている。

また、０ＭＯ８−ＮＡＮＤゲート２１１の他の例として
は第８図に示すように、ＮＰＮトランジスタＱ、、Ｑ、
、抵抗几５．Ｒ１をさらに含む準ＣＭＯＳ回路により構
成されることもでき、かかる準ＣＭ０８回路はその出力
段がバイポーラ・トランジスタＱ、、Ｑ、により構成さ
れているため、出力駆動能力が向上され、伝播遅延時間
の出力負荷容量依存性を小さくすることができる。

また０ＭＯ８・ＮＯＲゲート２１１は例えば第９図に示
すように、ＰチャンネルＭ０８　　ＦＥＴＭ、、Ｍ宜と
ＮチャンネルＭＯ８ＰＥＴ　　Ｍ、。

Ｍ４とを含む＃ｇｃＭｏｓ回路により構成されている。

また０ＭＯ８−ＮＯＲゲート２１１の他の例としては第
１０図に示すように、ＮＰＮトランジスタＱ、、Ｑ、、
抵抗Ｒ，、Ｒ，をさらに含む準ＣＭ０８回路により構成
されることもでき、かかる準ＣＭＯＳ回路はその出力段
がバイボー２・トランジスタＱ４．Ｑ＊により構成され
ているため、出力駆動能力が向上され、伝播遅延時間の
出力負荷容量依存性を小さくすることができる。

内部論理ブロック２１において、これらの０ＭＯ８−Ｎ
ＡＮＤゲート、０ＭＯ８−ＮＯＲゲートはマスタースラ
イス方式もしくはセミカスタムのゲートアレイ方式に従
って、種々の形態に接続される。

例えば、第１１図に示すように２つのＣＭＯＳ・ＮＡＮ
Ｄゲートを組合せることにより又は第１２図に示すよう
に２つの０ＭＯ８−ＮＯＲゲートを組合せることにより
几−Ｓクリップ・フロップが構成され、第１３図に示す
ように４つのＣＭＯＳ・ＮＯＲゲートを組合せることに
よりクロック信号ＣＫより制御されるゲーテイドＲ−８
７リツプ・７０ツブが構成される。

このように、顧客のニーズに対応するマスタースライス
方式もしくはゲートアレイ方式の論理用半導体集積回路
装置ＩＣにおいては、その配線パターンのみを変更する
ことにより入力バッ７ア２０のレベル変換器２０１．２
０２・・・２０ｎの出力と内部論理ブロック２１の種々
のゲート又はインバータの入力との問は種々の形態で接
続され、同様に内部論理ブロック２１０種々のゲート又
はインバータの出力と出力バッファ２２０レベル変換器
２２１．２２２・・・２２ｍの入力との間は種々の形態
で接続される。

出力バッ７ア２２は複数の０ＭＯ８−ＴＴＩレベル変換
器２２１．２２２・・・２２ｍを有し、各出力は２０番
端子、２１番端子・・・２９番端子に接続されている。

入力パッファ２００レベル変換器２０１，２０２・・・
２０ｎの本質的特徴は、下記の通りである。

（１）各レベル変換器２０１．２０２・　２０ｎの入力
スレッジ、ホールド電圧ｖｔｔｈはＴＴＬローレベル入
力電圧０．８ボルトとＴＴＬハイレベル入力電圧２，０
ボルトとの間に設定されている。

（２）その入力端子に供給される入力信号に応答して各
レベル変換器２０１，２０２・・・２０ｎの出力容量Ｃ
ｓの充電又は放電を実行する出カドランジスｐはバイボ
ー２・トランジスタにより構成されている。

さらに、入力バッファ２０のレベル変換器２０１゜２０
２・・・２０ｆｌの好しい実施形態上の好適な特徴は下
記の通りである。

（３）上記（２）の出力容量Ｃｓの放電を実行するバイ
ボー２出力トランジスタＱ、のベースとコレクタとの間
にショット午−・バリア・ダイオードが接続されている
。

（４）各レベル変換器２０１．２０２・・１０ｎの入力
端子に供給される入力信号に応答してその出力によりバ
イポーラ出力トランジスタＱ、のベースを駆動するため
の駆動トランジスタＱ、のベースとコレクタとの間に第
２のシｍｙトキー・バリア・ダイオードが接続され【い
る。

（５）各レベル変換器２０１．２０２−２００の出力容
量Ｃ３の充電を実行する出力トランジスタもバイポーラ
・トランジスタＱ、により構成されている。

（６）高入力インピーダンスおよび増幅作用とを有する
ＭＯ８バッファを介して駆動トランジスタＱ！のベース
信号又はコレクタ信号が充電用パイポーラ出力トランジ
スタＱ、のペース罠伝達される。

（力　各レベル変換器２０１．２０２・・・２０ｎの入
力端子と駆動トランジスタＱ、のベースとの間にはレベ
ルシフト用のシ替ット中−・バリア・ダイオードＤ、が
接続されている。

（８）各レベル変換器２０１，２０２−２Ｑｎの入力端
子と駆動トランジスタＱ、のベースとの間にはＰＮＰエ
ミッタ・７オロワ・トランジスタＱ４とレベルシフト用
のＰＮ接合ダイオードＤ！とが接続されている。

第１４図乃至第３１図は、本発明の実施例による入力バ
ッファ２００レベル変換器２０１０種々の回路図を示し
、これら全てのレベル変換器は上記（１）および（２）
の本質的特徴を有している。さらに、これらのレベル変
換器は上記（３）乃至（８）の好適な特徴のうち少なく
とも一個を有している。

第１４図のレベル変換器２０１においては、入力端子Ｉ
　Ｎ　ｒはレベルシフト用のシ田ットキ・バリア・ダイ
オードＤ、のカソードに接続され、そのアノードは駆動
トランジスタＱ、のベースに接続されている。このダイ
オードＤ１の順方向電圧Ｖ、は０６３５ボルト乃至０．
４１ボルトに設定される様に、そのバリア金属の種類お
よびバリア面積が定められる。第１５図乃至第３１図の
レベル変換器シ冒ットキ・バリア・ダイオードＤ、の順
方向電圧Ｖ、も同様に０．３５ボルト乃至０．４１ボル
トに設定されている。

さらに第１４図においては、駆動トランジスタＱ、と放
電用出力トランジスタＱ１とはそのカギ形のベース電極
信号に示されるように、そのベースとコレクタとの間に
はシｍｙトキ・バリア・ダイオードＤが接続されている
。このようにショットキ・バリア・ダイオード付きのク
ランプド・トランジスタは良く知られているように、極
めて小さい蓄積時間を有する。以下の実施例において、
カギ形のペース電極信号を有するトランジスタは、かか
るクランプド・トランジスタであることを示している。

尚、放電用出カドランジス、ｚＱ＋のベースは、そのベ
ース電荷放電用の５キロオームの抵抗孔、。を介して接
地電位点に接続されている。

また、第１４図において、電源電圧Ｖｃｃとシッットキ
・バリア・ダイオードＤ１のアノードとの間には１８キ
ロオームの抵抗Ｒ１１と２キロオームの抵抗用、とが直
列接続されている。両抵抗Ｒ，□、　Ｒ，、の共通接続
点は位相反転器としてのＰチャンネルＭＯ８ＦＥＴ　　
Ｍ＋）、ｏのゲートに接続され、そのドレインは充電用
出力トランジスタＱ、のベースに接続されている。

さらに、レベル変換器２０１がローレベル出力を発生す
る際に、トランジスタＱ８を確実にオフさせるため、ダ
イオードＤ、が接続されている。

充電用出力トランジスタＱ、のエミッタにおけるレベル
変換器２０１の出力は出力容量Ｃｓに接続されるととも
に内部論理ブロック２１の０ＭＯ８・Ｎ　Ａ、　Ｎ　Ｄ
ゲート２１１０入力に接続されている。

また、バイポーラ・トランジスタＱ、、Ｑ。

Ｑ、の各エミッタ面積は１００μが乃至１４４μ醪に設
定され、さらにこれより小さな面積とすることも可能で
ある。さもに％ＭＯ８ＦＥＴの比Ｗ／Ｌは３２／３乃至
６４／３の値とされている。

以上の構成を有する第１４図の実施例においては、下記
の伝播遅延時間およびその出力容量依存性を有すること
が、本発明者により確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＯｐＦの時）　＝　１．６
　ｎ５ｅｃｔｐＬｎ（ただしＣ５＝ＯｐＦの時）・・・
５．７ｎｓｅｃＫＨＬ　　　　　　　　　　　　・・・
０．４　ｎ５ｅｃ／ｐＦＫＬＨ＝−０，４ｎｓｅｃ／ｐ
Ｆ 上記の伝播遅延時間ｉ　ＰＨＬ　＋　ｔ　ＰＬＨおよび
出力容量依存性ＫＨＬ、ＫＬＨは、第２図の入力バッフ
ァ１０の特性と比較し、優れたものであることが理解で
きる。

さらに、第１４図のレベル変換器２０１は、下記の理由
により希望の特性を得ることができる。

（１）　　ショットキ・バリア・ダイオードＤ１０項方
向電圧ｖＦは０．３５乃至０．４１ボルトＩｃ設定され
トランジスタＱ、、Ｑ、のベース・エミッタ間電圧ｖｉ
＋ｇｔ　ｌ　ＶＢＥ２は約０．７５ボルトであるタメ、
レベル変換器２０１０入カスレツシユホールド電圧Ｖｆ
　ｔｈは下記のように設定される。

ＶＩｔｈ＝−ＶＦ＋ＶＢＲ１＋ＶＢＥ２＝１．０９乃至
１．１５ボルト （２）レベル変換器２０１の出力容量Ｃｓの放電もしく
は充電を実行する出力トランジスタＱ、　、　Ｑ。

は出力抵抗が小さなバイポーラ・トランジスタにより構
成されているため、スイッチング動作速度もしくは伝播
遅延時間およびその出力容量依存性を小さくすることが
できる。

（３）飽和領域に駆動されるトランジスタＱ、、Ｑ。

の各ベースと各コレクタとの間にはそれぞれショット？
・バリア・ダイオードが接続されているため、両トラン
ジスタＱ、、Ｑ、がオンからオフにスイッチ動作するに
際し、その蓄積時間を小さくすることができる。

（４）抵抗Ｒ，，、Ｒ１，の共通接続点の電位が上昇し
て位相反転用ＭＯ８ＦＥＴ　　ＭｐＩｏ−充電用出力ト
ランジスタＱ、がオフするに際して、ＭＯ８Ｆ　Ｅ　Ｔ
　　Ｍ　１）、、のゲートの入力インピーダンスは非常
に高いため、上記共通接続点からＭ　ｐ＋。のゲートに
流入する電流は非常に小さくなる。従って、ＭＯＳ　　
ＦＢＴ　　Ｍ９＋。ではなくバイボー２・トランジスタ
によって位相反転器を構成する場合と比較すれば、充電
用出力トランジスタＱ、をオフからオンヘスイッチする
ための動作速度が向上される。

第１５図のレベル変換器２０１は他のＰＮ接合ダイオー
ドＤ、が追加されている点のみが第１４図のものと相違
し、かかるＤ４の追加によりレベル変換器のローレベル
出力電圧をさらに低下することができる。

第１５図のレベル変換器２０１については、その伝播遅
延時間およびその出力容量依存性が、本発明者により下
記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＱｐＦの時）　”・１．８
９　ｎ５ｅｃｔｐＬＨ（ただしＣ５＝ＯｐＦの時）・・
・６．３７ｎｓｅｃＫＨＬ　　　　　　　　　　　　　
−０，４ｎ５ｅｃ　／ｐＦＫＬＨ１′００．４ｎｓｅｃ
／ｐＦ さらに、第１５図のレベル変換器２０１においても、第
１４図の場合と同じ理由から希望の特性を得ることがで
きる。

第１６図のレベル変換器２０１は駆動トランジスタＱ、
のコレクタ接続方法のみが第１４図のものと相違し、か
かる第１６図のレベル変換器の伝播遅延時間およびその
出力容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣｓ−０ｐＦの時凍−１，ｆ３　
ｌ　ｎ５ｅｃｔｐＬｕ（ただしＣ５＝ＯｐＦの時）　・
−５，０８ｎｓｅｃＫＨ！、　　　　　　　　　　　　
　…０．４　ｎ５ｅｃ／ｐＦＫＬＨ＝０．４　ｎ５ｅｃ
／ｐＦ また、第１６図のレベル変換器２０１においても、第１
４図の場合と同じ理由から希望の特性を得ることができ
る。

第１７図の各レベル変換器２０１は位相反転用ＭＯ８Ｆ
ＥＴ　　ＭｐＩｏのドレインと充電用出力トランジスタ
Ｑ、のベースとの間に他のＮＰＮトランジスタＱｌｌが
接続されている点のみが第１５図のものと相違し、かか
る第１７図のレベル変換器の伝播遅延時間およびその出
力容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＯｐＦの時）　・・・２．
０１　ｎ５ｅｃｔｐＬｕ（ただしＣ５＝ＯｐＦの時）　
”４．３０　ｎ５ｅｃＫＨＬ　　　　　　　　　　　　
　　　−―・０．４ｎａｅｃ／ｐＦＫＬＨ…０．４ｎｓ
ｅｃ／ｐＦ 第１８図のレベル変換器２０１においては、トランジス
タＱ、、Ｑ、はシ璽りトキ・バリア・ダイオード付きの
クランプド・トランジスタであり、放電用出力トランジ
スタＱ、のベースはベース電荷放電用の５キロオームの
抵抗馬。を介して接地電位点に接続されている。また、
トランジスタＱ！のコレクタにはコレクタ電流制限用の
２０キロオームの抵抗孔８．が接続されている。

電源電圧Ｖｃｃとシ四ットキ・バリア・ダイオードＤ１
のアノードとの間には１８キロオームの抵抗Ｒ１１と２
キロオームの抵抗Ｒ１！とが直列に接続されている。両
抵抗几、、　、　Ｒ，、の共通接続点は充電用出力トラ
ンジスタとしてのＰチャンネル間Ｏ８ＰＥＴ　　’Ｍ９
Ｉｌのゲートに接続されている。

また、このＭｐ＋ｔの比Ｗ／Ｌは６４／３である。

かかる第１８図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ｔｐＨＬ（ただしＣ５＝ＯｐＦの時）　−・−１，９ｎ
５ｅｃｔｐＬＨ（ただしＣ５＝ＯｐＦの時）・−・２，
９ｎｓｅｃＫＨＬ　　　　　　　　　　　　　　　…０
．４ｎｓｅｃ／ｐＦＫＬＨ・−１，３ｎｓｅｃ／ｐＦ さらに、第１８図のレベル変換器２０１は、下記理由に
より希望の特性を得ることができる。

（１）　　第１４図の場合と同様に、レベル変換器２０
１０入カスレツシユホールド電圧Ｖｉｔｈを１．０９乃
至１．１５ボルトに設定することができる。

（２）レベル変換器２０１の出力容量Ｃ３の放電を実行
する出力トランジスタＱ、は出力抵抗の小さなバイポー
ラ・トランジスタにより構成されているため、出力容量
放電時のスイッチング動作速度もしくは伝播遅延時間お
よびその出力容量依存性を小さくすることができる。

（３）第１４図の場合と同様に、トランジスタＱｚＱ、
の蓄積時間を小さくすることができる。

第１９図のレベル変換器２０１においては、トランジス
タＱ、、Ｑ、はショットキ・バリア・ダイオード付きの
クランプド・トランジスタであり、放電用出力トランジ
スタＱ１のベースはベース電荷放電用の５キロオームの
抵抗几、０を介して接地電位点に接続されている。トラ
ンジスタＱ、のコレクタには８キロオームの負荷抵抗Ｒ
１，が接続され、電源電圧Ｖｃｃとショットキ・バリア
・ダイオードＤ、のアノードとの間には２０キロオーム
の抵抗Ｒ１４が接続されている。駆動トランジスタＱ、
のコレクタ信号は充電用出力トランジスタとしてのＮｆ
ａ、ンネルＭ０８　　ＦＥＴ　　Ｍｎｕのゲートに接続
されている。また、このＭｎ１ｔの比Ｗ／Ｌは６４／３
に設定されている。

かかる第１９図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ＬｐｕＬ（ただしＣ５＝ＯｐＦ０時）−１，ｌ　ｎ５ｅ
ｃｔｐｒ、Ｈ（ただしＣ５＝ＯｐＦＯ時）・８．５　ｎ
５ｅｃＫＨＩ、　　　　　　　　　　　　　…０．３ｎ
ｓｅｃ／ｐＦＫＬＨ−２，０ｎｓｅｃ／ｐＦ さらに、第１９図のレベル変換器２０１は、第１８図の
場合と同様な理由により希望の特性を得ることかできる
。

第２０図のレベル変換器２０１におい箋は、トランジス
タＱ、、Ｑ、は同様にクランプド・トランジスタであり
、放電用出力トランジスタＱ１のベースにはベース電荷
放電用の５キロオームの抵抗式。を介して接地電位点に
接続されている。トランジスタＱ２のコレクタには１０
キロオームの負荷抵抗几、６が接続され、電源電圧Ｖｃ
ｃとショットキ・バリア・ダイオードＤ、のアノードと
の間には２０キロオームの抵抗Ｒ１４が接続されている
。駆動トランジスタＱ、のコレクタ信号は増幅用トラン
ジスタとしてのＮチャンネルＭＯ８ＦＥＴ　　Ｍｐｔｓ
のゲートに印加され、Ｍ　ｎ　＋　ｓの比Ｗ／Ｌは３２
／３に設定され、Ｍ　ｎ　ｔ　ｓのドレインには２０キ
ロオームの負荷抵抗几１．が接続されている。Ｍｎ＋ａ
のドレイン信号は増幅用トランジスタとしてのＰチャン
ネルＭＯ８ＦＥＴ　　Ｍｐｔｓのゲートに印加され、Ｍ
ｐｔｓの比Ｗ／Ｌは６４／３に設定され、Ｍｐｔｓのド
レインには１０キロオームの負荷抵抗かつ充電用バイポ
ーラ出力トランジスタＱ、のベース電荷放電用抵抗とし
てのＲ□が接続・されている。

かかる第２０図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ｔＰＨＬ（ただしＣ５＝ＯｐＦの時）−２，２ｎｓｅｃ
ｔｐＬＨ（ただしＣ５＝ＯｐＦの時）　”４．５　ｎ５
ｅｃＫＨｘ、　　　　　　　　　　　　　・；・０．４
　ｎ５ｅｃ／ｐＦＫＬ）Ｉ　　　　　　　　　　　　　
−０，４ｎ５ｅｃ／ｐＦさらに、第２０図のレベル変換
器２０１は、下記理由により希望の特性を得ることがで
きる。

（１）第１４図の場合と同様に、レベル変換器２０１０
入カスレツシユホールド電圧ｖ＋ｔｈを１．０９乃至１
．１５ボルトに設定することができる。

（２）第１４図の場合と同様に、出力容量Ｃｓの充放電
におけるスイッチング動作速度もしくは伝播遅延時間お
よびその出力容量依存性を小さくすることができる。

（３）第１４図の場合と同様に、トランジスタＱｉ＋Ｑ
８の蓄積時間を小さくすることができる。

（４）駆動トランジスタＱ、のコレクタ電位が上昇して
充電用出力トランジスタＱ、がオフからオンにスイッチ
動作するに際し、増幅用ＭＯ８ＦＥＴであるＭ　ｎ　Ｉ
ｓとＭ　ｐ、、とはＱ２のコレクタ電位変化を増幅して
Ｑ、のベースに伝達するばかりではなく、Ｍ　ＯＳ　　
Ｆ　Ｅ　Ｔ　　Ｍ　ｎ　＋　ｓ　（’）ゲート入力イン
ピーダンスが極めて大きいことによりＱ、のコレクタか
らＱ、のベースへの大きなベース電流の直接流入を禁止
するため、出力トランジスタＱ３のスイッチング速度を
向上することができる。

第２１図のレベル変換器２０１においては、Ｑ＋ｒＱ、
はクランプド・トランジスタ、Ｄ、はレベルシフト用の
シｍｙトキ・バリア・ダイオードであり、抵抗Ｒ３゜、
　Ｒ，４，Ｒ，、はそれぞれ５キロオーム、２０キロオ
ーム、８キロオームに設定されている。駆動トランジス
タＱ、のコレクタ信号は電圧増幅器としてのＣＭＯＳイ
ンバータを構成するＰチャンネルＭＯ８ＦＥＴ　　Ｍり
１４とＮチャンネｈＭＯ８ＦＥＴ　　Ｍｎｎの両ゲート
に印加され、両Ｍ０８　　ＦＥＴ　　ＭｐＩ＜　、Ｍｌ
＋のドレイン信号は充電用出力トランジスタとし【のＰ
チャンネルＭＯ８ＦＥＴ　　ＭｐＩｔのゲートに印加さ
れる。Ｍ　ｐ＋ａ　Ｉ　Ｍ　ｆｌｅａ　＋　Ｍ　！’　
＋＋の各地Ｗ／Ｌはそれぞれ２４／３．２２／３．６４
／３に設定されている。

かかる、第２１図のレベル変換器２０１．の伝播遅延時
間およびその出力容量依存性が下記の通り確認された。

ｔｐｕＬ（ただしＣ５＝ＯｐＦの時）・−・２．０２ｎ
ｓｅｃｔｐｔｕ（ただしＣｓ　＝　Ｏｐ　Ｆの時）　”
・４．２７　ｎ５ｅｃＫＨＬ　　　　　　　　　　　　
・−０，４２ｎ５ｅｃ／ｐＦＫＬＨ・・４．３２ｎｓｅ
ｃ／ｐＦ さらに、第２１図の各レベル変換器２０１は、下記の理
由により希望の特性を得ることができる。

（１）　　第１４図の場合と同様に、レベル変換器２０
１の入力スレッシュホールド電圧ｖｉｔｈを１．０９乃
至１．１５ボルトに設定することができる。

（２）レベル変換器２０１の出力容量Ｃ３の放電を実行
する出力トランジスタＱ、は出力抵抗の小さなバイポー
ラ・トランジスタにより構成されているため、出力容量
放電時のスイッチング動作速度もしくは伝播遅延時間お
よびその出力容量依存性を小さくすることができる。

（３）第１４図の場合と同様に、トランジスタＱ＋＋Ｑ
、の蓄積時間を小さくすることができる。

第２２図のレベル変換器２０１においてｌ１、Ｑ。

は放電用出力トランジスタとしてのクランプド・トラン
ジスタであり、入力端子ＩＮ、にはレベルシフト用のシ
目ットキ・バリア・ダイオードＤ１０カンードが接続さ
れている。Ｄ、のアノードとＱ。

のベースとの間にはレベルシフト用のＰＮ接合ダイオー
ドＤ、が接続され、電源電圧ＶｃｃとＤＩ。

Ｄ、の両アノードとの間には１０キロオームと等しい抵
抗値に定められた抵抗Ｒ２゜、　Ｒ，ｏが直列接続され
、入力端子ＩＮ、とＱ、のベースとの間には、ベース電
荷放電用のシ璽ットキ・バリア・ダイオードＤ、が接続
されている。

抵抗Ｒ＋Ｉ　ｅ　ＲｌＯの共通接続点は充電用出力トラ
ンジスタとしてのＰチャンネルＭＯ８ＦＥＴＭｐ目のゲ
ートに接続され、Ｍ　ｐ、、の比Ｗ／Ｌは６４／３に設
定されている。

かかる、第２２図のレベル変換器の伝播遅延時間および
その出力容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＱｐＦの時）−２，４４ｎ
ｓｅｃｔｐｔ、Ｈ（ただしＣ５＝ＯｐＦの時）　・・・
５．４１　ｎ５ｅｃＫＨＬ　　　　　　　　　　　　　
…１．０ｎｓｅｃ／ｐＦＫＬＨ−５，３ｎ５ｅｃ／ｐＦ さらに、第２２図のレベル変換器２０１は、下記の理由
により希望の特性を得ることができる。

（１）シ８ットキ・バリア・ダイオードＤ、の順方向電
圧Ｖ、は０．３５乃至０．４１ボルトに設定され、ＰＮ
接合ダイオードＤｓの順方向電圧Ｖ、は０．７５ボルト
に、トランジスタＱ、のベース・エミッタ間電圧ＶＢｇ
ｌは０．７５ボルトであるため、トランジスタＱ、がオ
ンとなるためのレベル変換器２０１０入カスレツジ、ホ
ールド電圧Ｖｉｔｈは下記のように設定される。

Ｖｉｔｈ＝−ＶＦＩ　＋ＶＦ５　＋Ｖａｇｘ＝１．０９
乃至１．１５ボルト （２）出力容量Ｃｓの放電を実行する出力トランジスタ
Ｑ、は出力抵抗の小さなバイポー２・トランジスタによ
り構成されているため、スイッチング時間もしくは伝播
遅延時間およびその出力容量依存性を小さくすることが
できる。

（３）トランジスタＱ、はクランプド・トランジスタで
あるため、その蓄積時間を小さくすることができる。

第２３図のレベル変換器２０１においては、Ｑ＋＋Ｑ、
はクランプド・トランジスタｒＤｌはレベルシフト用の
シ璽ットキ・バリア・ダイオードであり、抵抗Ｒ８゜＋
　ＲＩ４　＊　ＲｌＢはそれぞれ５キロオーム、２０キ
ロオーム、８キロオームに設定されている。駆動トラン
ジスタＱ、のコレクタ信号は電圧増＠器としてのＣＭＯ
Ｓインバータを構成するＰチャンネルＭＯ８ＦＥＴ　　
Ｍｌ）＋４とＮチャン４ルＭＯ８ＰＥＴ　　Ｍｎ＋ｎの
両ゲートに印加され、両ＭＯ８ＰＥＴのドレイン出力は
スイッチ用のＰチャンネルＭＯ８ＦＥＴ　　Ｍｐｔｏの
ゲートに印加される。Ｍ　ｐＩ４　、　Ｍ　ｎｒａ　ｚ
　Ｍ　ｐＩＮの６比Ｗ／Ｌはそれぞれ２４／３．３２／
３．６４／３に設定されている。

ＭＯＳ　　ＰＥＴ　　Ｍｐｔｏのドレイン出力は充電用
出力トランジスタとしてのパイ−ポーラ・トランジスタ
Ｑ、のベースに印加されている。

かかる、第２３図のレベル変換器の伝播遅延時間および
その出力容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝−ＱｐＦの時）　・・・５
．０７　ｎ５ｅｃｔ　ＰＬＨ（ただしＣ５＝ＯｐＦＯ時
）−５，Ｑ　９　ｎ５ｅｃＫＨＬ　　　　　　　　　　
　　　・・・０．４　ｎ５ｅｃ／ｐＦＫＬＨ＝０．４　
ｎ５ｅｃ／ｐＦ さらに、第２３図のレベル変換器２０１は、下記理由に
より希望の特性を得ることができる。

（１１第１４図の場合と同様に、レベル変換器２０１０
入カスレクシユホールド電圧Ｖｉｔｈを１，０９乃至１
．１５ボルトに設定することができる。

（２）第１４図の場合と同様に、出力容ｉＣｓの充放電
におけるスイッチング動作速度もしくは伝播遅延時間お
よびその出力容量依存性を小さくすることができる。

（３）　　第１４図の場合と同様に、トランジスタＱ＋
＋Ｑ、の蓄積時間を小さくすることができる。

（４）駆動トランジスタＱ、のコレクタ電位が上昇して
充電用出力トランジスタＱ、がオフからオンにスイッチ
動作するに際し、ＣＭＯＳイイバータＭ　ｐｅａ　ｒ　
Ｍ　１１１４はＱ２のコレクタ電位変化を増幅してＱ３
のベースに伝達するばかりではなく、ＭＯＳ　　ＦＥＴ
　　Ｍｐ１４　、Ｍｎｎのゲート入力インビーダンスが
極めて大きいことによりＱ、のコレクタからＱ、のベー
スへの大きなベース電流の直接流入を禁止するため、出
力トランジスタＱａのスイッチング速度を向上すること
ができる。

第２４図のレベル変換器２０１は充電用出力トランジス
タＱ１のベース電荷放電用の１０キロオームの抵抗ＲＩ
ｓがＱ、のベース・エミッタ間に接続されている点のみ
が第２３図のものと相違し、かかる第２４図のレベル変
換器２０１についても、その伝播遅延時間およびその出
力容量依存性が下記の通り確認された。

ｔｐＨＬ（ただしＣ５＝ＱｐＦ’の時戸・６．２ｎｓｅ
ｃｔｐｈｎ（ただしＣ５＝ＯｐＦの時片”４．９ｎｓｅ
ｃＫ）ＩＬ　　　　　　　　　　　　　　　”・０．４
ｎｓｅｃ／ｐＦＫＬＨ−＝０．４ｎｓｅｃ／ｐＦ さらに、第２４図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることができる
。

第、２５図のレベル変換器２０１は、放電用出力トラン
ジスタＱ１のベース電荷放電回路の抵抗Ｒ１゜が１．５
キロオームの抵抗Ｒ１゜、３キロオームの抵抗Ｒ，，、
クランプド・トランジスタＱ６によす構成されたアクテ
ィブ・プルダウン回路により置換され、充電用出力トラ
ンジスタＱ３のベース電荷を放電するためのシ嘗ットキ
・バリア・ダイオ−）’　カＱ　ｓのベースとＱ、のコ
レクタとの間に接続されている点のみが第２４図のもの
と相違し、かかる第２５図についても、その伝播遅延時
間およびその出力容量依存性が下記の通り確認された。

ＬｐｉｉＬ（ただしＣ５＝ＯｐＦの時）・−・５，６ｎ
ｓｅｃｔｒＬｕ（ただしＣ５＝ＯｐＦの時）　−１・５
．３　ｎｓｅｃＫＨＬ　　　　　　　　　　　　　　　
　ＩＴ−０，４ｎｓｅｃ／ｐＦＫＬＨ…０．４ｎｓｅｃ
／ｐＦ さらに、第２５図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることができる
。

第２６図のレベル変換器２０１は、第２５図のアクティ
ブ・プルダウン回路Ｒ，，、ｌ（、、。ｓＱａ　と同じ
アクティブ・プルダウン回路によって放電抵抗几、。が
置換されている点のみが第２４図のものと相違し、かか
る第２６図についても、その伝播遅延時間およびその出
力容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＯｐＦの時）−・・８．６
２ｎｓｅｃｔｐＬＨ（ただしＣ５＝ＯｐＦの時）・・・
４，７ｎｓｅｃＫＨＬ　　　　　　　　　　　　　・・
・０．４　ｎ５ｅｃ／ｐＦＫＬＨ中０．４　ｎ５ｅｃ／
ｐＦ さらに、第２６図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることができる
。

第２７図のレベル変換器２０１においては、バイポーラ
・トランジスタＱｔ　、Ｑ−、Ｑｓはそれぞれ放電用出
力トランジスタ、駆動トランジスタ。

充電用出力トランジスタであり、Ｄ、、Ｄ、はそれぞれ
レベルシフト用のシ璽ットキ・バリア・ダイオード、Ｐ
Ｎ接合ダイオードであり、Ｒ，、、Ｒ，、。

Ｒ２，、Ｒ□はそれぞれ２０キロオーム、８キロオーム
、１０キロオーム、１０キロオームの抵抗であり、Ｍ　
ｐ、６　、　Ｍ　ｎ＋６はそれぞれＰチャンネルＭＯ８
ＦＥＴ、ＮチャンネルＭＯ８ＦＥ’ｒであり、両ＭＤＩ
６　＋Ｍｉｓの比Ｗ／Ｌはともに３２／３と等しい値に
設定されている。

特に、Ｍ　Ｉ）Ｉｌｌ　ｒ　Ｍ　ｍｌ＄　ｌ　Ｑｔ　＋
　Ｑａが低出力抵抗の準ＣＭＯＳインバータ型の増幅器
である点に特徴がある。

かかる第２７図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ｔｐｕＬ（ただしＣ５＝ＯｐＦの時）・・・５．４８ｎ
ｓｅｃＬｐＬａ（ただしＣ５＝ＯｐＦの時）”５．２３
ｎｓｅｃＫＨＬ　　　　　　　　　　　　・・・０．３
７ｎｓｅｃ／ｐＦＫＬＨ・・・０．３８ｎｓｅｃ／ｐＦ さらに、第２７図のレベル変換器２０１は、下記理由に
より希望の特性を得ることができる。

（１）シ、ットヤ・バリア・ダイオードＤ、のｊ一方向
電圧Ｖ、は０．３５乃至０．４１ボルト、トランジスタ
Ｑ、のベース・エミッタ間電圧ＶＢＥ２は０．７５ボル
ト、ＰＮ接合ダイオードＤ、の順方向電圧ＶＦ８は０．
７５ボルトに設定されているため、トランジスタＱ、の
オン・オフ動作に関するレベル変換器２０１の入力スレ
ッジ−ホールド電圧Ｖｊ　ｔｈは下記のように設定され
る。

ＶＩｔｈ＝−ＶＦ１＋ＶＢＥ２＋ＶＦ８＝１．０９乃至
１．１５ボルト （２）出力容量Ｃｓの放電もしくは充電を実行する出力
トランジスタＱ、、Ｑ、は出力抵抗の小さなバイポーラ
・トランジスタにより構成されているため、スイッチン
グ動作速度もしくは伝播遅延時間およびその出力容量依
存性を小さくすることができる。

（３）Ｑｔ　、Ｑｔはクランプド・トランジスタである
ため、その蓄積時間を小さくすることができる。

（４）駆動トランジスタＱ、のコレクタ電位変化は準Ｃ
ＭＯＳ（ｙバータＭｐ＋ａ　ｌ　ＭｎＩｅ　ｌ　Ｑｓ　
＋　Ｑｔにより増幅されて出力に伝達されているため、
出力波形変化速度を向上することができる。

第２８図のレベル変換器２０１は、トランジスタＱ、の
コレクタ負荷が抵抗も。ではなく、ＰＮ接合ダイオード
Ｄ、、　Ｄ、。と５キロオームの抵抗Ｒ０により構成さ
れている点のみが第２７図のものと相違し、かかる第２
８図のレベル変換器の伝播遅延時間およびその出力容量
依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＯｐＦＯ時）−・５，６５
ｎｓｅｃｔｐＬＨ（ただしＣ５＝ＯｐＦの時）・−・４
．１６ｎｓｅｃＫＨＬ　　　　　　　　　　　　・０．
４２ｎＳｅＣ／ｐＦＫＬＨ・・・０．３７ｎｓｅｃ／ｐ
Ｆ さらに、６第２８図のレベル変換器２０１は、第２７図
の場合と同様な理由により希望の特性を得ることができ
る。

第２９図のレベル変換器２０１は、トランジスタＱＡを
確実にオフさせるためのＰＮ接合ダイオードＤ、が接続
され、トランジスタＱ、のペース電荷を放電させるため
のシ冒ットキ・バリア・ダイオードＤ、が接続されてい
る点のみが第２３図のものと相違し、かかる第２９図の
レベル変換器２０１についても、その伝播遅延時間およ
びその出力容量依存性が下記の通り確認された。

ｔｐＨＬ（ただしＣ５＝ＯｐＦＯ時）”１．７２ｎｓｅ
ｃｔｐＬＨ（ただしＣ５＝ＯｐＦの時）−・５．４４ｎ
ｓｅｃＫＨＬｌ−１０，３２ｎｓｅｃ／ｐＦ Ｋ　ＬＨ＝　０．２９　ｎ５ｅｃ／　ｐＦさらに、第２
９図のレベル変換器２０１は、第２３図の場合と同様な
理由により希望の特性を得ることができる。

第３０図のレベル変換器は、第２９図において抵抗ＲＩ
４が２５キロオームの抵抗Ｒ１４と５キロオームの抵抗
Ｒ□とによって置換され、抵抗Ｒ１，が比Ｗ／Ｌが２４
／３に設定されたＰチャンネルＭＯ８ＦＥＴ　　ＭＥ）
Ｉ？によって置換されている点のみが第２９図のものと
相違している。Ｍｐ、、はＱ、の能動負荷素子として動
作するため、増幅器Ｑ＠　＃　Ｍ　ｐ＋ｙの電圧利得は
極めて大きな値となる。

かかる第３０図についても、伝播遅延時間およびその出
力容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＯｐＦの時）−・２．２ｎ
ｓｅｃｔｐＬｕ（ただしＣ５＝ＯｐＦの時）−５，２ｎ
ｓｅｃＫＨＬ　　　　　　　　　　　　・・・０．４　
ｎ５ｅｃ／ｐＦＫＬＨ…０．３　ｎ５ｅｃ／ｐＦ さらに、第３０図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることができる
。

第３１図のレベル変換器２０１においては、トランジス
タＱ、、Ｑ、はり２／ブト・トランジスタ＋Ｑｓは充電
用出カド２／ジスタｌＱ４はＰＮＰエミッタ・７オロワ
・トランジスタ、ＤＩはレベルシフト用のシ買ットキ・
バリア・ダイオード。

Ｄ、はレベルシフト用のＰＮ接合ダイオード、Ｄ。

はトランジスタＱ、を確実にオフさせるためのＰＮ接合
ダイオード、Ｄ６は入力端子の負のノイズをクランプす
るためのシ曹ットキ・バリア・ダイオードである。抵抗
も。、　Ｒ，、、Ｒ，６はそれぞれ５キロオーム、８キ
ロオーム、２０キロオームに設定されている。駆動トラ
ンジスタＱ、のコレクタ信号は電圧増幅器としてのＣＭ
ＯＳインバータを構成するＰチャンネルＭＯ８ＰＥＴ　
　Ｍｐ＋ａとＮチャンネ、ｔｂＭＯ８ＦＥＴ　　Ｍｎ、
４の両ゲートに印加され、両Ｍ０８　ＦＥ’Ｉ’のドレ
イン出力はスイッチ用のＰチャンネルＭＯ８ＦＥＴ　　
Ｍｐ、。

のゲートに印加される。Ｍ　ｐ１４　ｒ　Ｍ　ｎｕ　＋
　Ｍ　ｐ＋ｓの６比Ｗ／Ｌはそれぞれ２４／３，３２／
３，６４／３に設定されている。ＭＯＳ　　ＦＢ’ｒ　
　Ｍｐ＋ｓのドレイン出力は充電用出力トランジスタと
してのバイポーラ・トランジスタＱ、のペースに印加さ
れている。

かかる、第３１図のレベル変換器２０１の伝播遅延時間
およびその出力容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＯｐＦの時）　・・・１．
９４〜３．８４　ｎ５ｅｃｔｐｘ、ｉｉ（ただしＣ５＝
ＯｐＦの時）　・・・４．６４〜５．４４　ｎ５ｅｃＫ
ＨＬ、　　　　　　　　　　　　・・・０．３８　ｎ５
ｅｃ／ｐＦＫＬＨ・・・０．３０ｎｓｅｃ／ｐＦ さらに、第３１図のレベル変換器２０１は、下記理由に
より希望の特性を得ることができる。

（１）シ買ットキ・バリア・ダイオードＤ、の順方向電
圧ＶＦｔ０．３５乃至０．４１ボルト、ＰＮ接合ダイオ
ードＤ、の順方向電圧ＶＦ２は約０．７５ボルト、トラ
ンジスタＱ、、Ｑ、、Ｑ、のペース・エミｙ　タ間を圧
Ｖｎｇｘ　＊　Ｖｎｇｚ　＊　ＶＢＫ４　ハ約０．７５
ボルトであるため、トランジスタＱ、、Ｑ、がオンとな
る入力スレッジ１ホールド電圧ｖｔｔｈは下記のように
なる。

Ｖｊｔｈ＝−ＶＢｘ４＋Ｖｒ＊＋Ｖａｇ２＋Ｖａｇｔ＝
１．５ボルト （２）出力容量Ｃｓの放電もしくは充電を実行する出力
トランジスタＱ、、Ｑ、は出力抵抗の小さなバイポーラ
・トランジスタにより構成されているため、スイッチン
グ動作速度もしくは伝播遅延時間およびその出力容量依
存性を小さくすることができる。

（３）Ｑ＋　、Ｑｔはり２ンプド・トランジスタである
ため、その蓄積時間を小さくすることができる。

（４）駆動トランジスタＱ、のコレクタ電位が上昇して
充電用バイポーラ出力トランジスタＱ島がオフからオン
にスイッチ動作するに際し、ＣＭＯＳインバータＭｐ１
４　、　ＭｎＩ４はＱ、のコレクタ電位変化を増幅して
Ｑ、のベースに伝達するばかりでハナク、ＭＯ８Ｆ　Ｅ
Ｔ　　Ｍｐ１４２Ｍｎ＋＋のゲート入力インピーダンス
が極めて大きいことによりＱ、のコレクタからＱ、のベ
ースへの大キナベース電流の直接流入を禁止するととも
に、Ｍｌ）ｔｓの小さなオン抵抗を介してＱ、のベース
にベース電流が供給されるため、出力トランジスタＱ、
のスイッチング速度を向上することができる。第３図に
は、第１４図、第１９図、第２２図、第３３図のレベル
変換器の伝播遅延時間の出力容量依存性が一点鎖線によ
り示されており、第１図と第２図の伝播遅延時間のいず
れか一方の出力容量依存性が改善されていることが理解
できる。

次に、第６図の出力バッファ２２の複数の０ＭＯ８−Ｔ
ＴＬｖペル変換器２２１，２２２−２２ｍについて説明
する。これらのレベル変換器２２１゜２２２・・・２２
ｍの本質的特徴は下記の通りである。

以下余白 （１）各レベル変換器２２１．２２２・・・・・・２２
ｍの入力スレッシュホールド電圧ＶｉｔｈはＣＭＯＳロ
ーレベル出力電圧０．６ボルトのハイレベル出力電圧４
．４ボルトとの間に設定されている。

（２）その入力端子に供給される入力信号に応答して各
レベル変換器２２１．２２２・・・・・・２２ｍの出力
負荷容量ＣＸの放［を笑行する出力トランジスタハパイ
ボーラ・トランジスタによジ構成されている。

さらに、出力バッファ２２のレベル変換６２２１．２２
２・・・・・・２２ｍの好ましい実施形態上の好適な特
徴は下記の通りである。

（３）放電用出力トランジスタＱ＋ｏのベースを駆動す
る駆動トランジスタＱｉ１のベースと内部論理ブロック
２１の出力との間には高入力インピーダンス回路が接続
されている。

（４）上記（３）の高入力インピーダンス回路は内部論
理ブロック２１の複数の出力信号を論理処理する機能を
有する。

（５）　　放電用出力トランジスタＱ、。と駆動トラン
ジスタＱｔｔとは、シックトキ・バリア・ダイオード付
きのクランプド・トランジスタにより構成されている。

（６）出力負荷容量Ｃｘを充電する出力トランジスタＱ
１１はバイポーラ・トランジスタにより構成されている
。

（力　制御信号に応答して放電用出力トランジスタＱ、
。と充電用出力トランジスタＱＩ！とを同時にオフする
ことにより出力端子ＯＵＴ、をフローテインク状態に、
コントロールする機能を有する。

（８）　　レベル変換器２２１　、２２２−・・・２２
ｍは、オープン・コレクタ出力形式となっている。

第３２図乃至第３４図および第３６図は、本発明の実施
例忙よる出力バッファ２０のレベル変換器２２１０種々
の回路例を示し、これら全てのレベル変換器は上記（１
）および（２）の本質的特徴を有している。さらに、こ
れらのレベル変換器は上記（３）乃至（８）の好適な特
徴のうち少なくとも一個を有している。

第３２図のレベル変換器２２１において、ＱＩ０は出力
負荷容ｉｔ　Ｃｘを放電する之めの出力トランジスタ＋
Ｑ＋＋はＱ、。を駆動するための駆動トランジスタ＋Ｑ
ｕは出力負荷容量Ｃｘを充電する念めの出力トランジス
タｐＱｔｓはＱｔｔのコレクタ信号変化をＱＩ！のペー
スに伝達するための電流増幅トランジスタｓ　Ｒｓｏ　
ｔ　Ｒｓ＋　ｔ　Ｑｌ４はＱＣｓのべ・−スミ荷を放電
するためのアクティブ・プルダウン回路。

Ｑ　、＊　’ｒｉマルチ・エミ、り・トランジスタ、Ｒ
ｏはＱｌｌのコレクタ抵抗、ＲｌｊはＱｌ！のペース電
荷を放電させるための抵抗、ＤＩ。はＱｌ、のペース電
荷を放電させるためのシ四ットキ・バリア・ダイオード
、　Ｒｓ４はＱｔｔ　＋　Ｑｔｓのコレクタ電流を制限
するための抵抗、Ｒ８，はＱｓｓのペース抵抗である。

さらに、内部論理ブロック２１のＰチャンネルＭＯ８Ｆ
ＥＴ　Ｍ、、Ｍ、とＮチャンネルＭＯ８ＦＥＴＭ、、Ｍ
、　とによＭｌ成された０ＭＯ８−ＮＡＮＤゲート２１
１の出力はマルチ・エミッタ・トランジスタＱｒｓの第
１エミツタ忙印加され、０ＭＯ８−ＮＡＮＤゲート２１
２の出力はＱＣｓの第２エミツタに印加され、０ＭＯ８
−ＮＡＮＤゲ−）２１３の出力はＱｓｓの第３エミツタ
に印加されている。従って１．レベル変換器２２１はレ
ベル変換機能を有するだけでなく、３人力ＮＡＮＤゲー
トとしての論理処理機能を有する。

さらに、第３２図のレベル変換器２２１は、下記の理由
により希望の特性を得ることかで・きる。

（１）　　）ランジスタＱ　ｔ　ｓのペース・エミッタ
間電圧ＶＢＥ１５は約０．７５ボルト、Ｑ□のペース・
コレクタ間の電圧ＶＢＣは約０．５５ボルト、トランジ
スタＱ、。ｅＱｕのペース・エミッタ間電圧Ｖ　Ｂ　ｚ
　ｔＺ　。

ＶＢＥ、１１はそれぞれ約０．７５ボルトであるため、
レベル変換器２２１の入力スレッシュホールド電圧ｖｔ
ｔｈは下記のように設定される。

Ｖｉ　ｔｈ　＝−Ｖｅｎｔｓ　＋ＶＢＣ１１１＋ＶＢＥ
１１　＋Ｖｎｇｔ。

＝−０，７５＋Ｏ１５！５＋０．７５＋０．７５＝１．
３ボルト （２）レベル変換器２２１の出力負荷容量Ｃｘの放電も
しくは充電を実行する出力トランジスタＱｔｏ＋Ｑ１ｆ
ｆｉは出力抵抗の小さなバイポーラ・トランジスタによ
Ｖ構成されているため、スイッチング動作速度もしくは
伝播遅延時間およびその出力容量依存性を小さくするこ
とができる。

（３）トランジスタＱ＋ｏ　ｒ　Ｑｔｔ　＋　ＱＣｓ　
＋　Ｑｌ４　＊　ＱＣｓはクランプド・トランジスタで
あるため、その蓄積時間を小さくすることができる。

（４）　　マルチ・エミッタ・トランジスタＱＣｓは論
理処理機能を有しているので、マスタースライス方式又
はゲートアレイ方式の論理用半導体集積回路装置ＩＣの
設計自由度が向上する。

しかしながら、かかる第３２図のレベル変換器２２１に
おイテは、０ＭＯ８−ＮＡＮＤゲート２１１の出力が口
゛−レベルの場合には抵抗Ｒｓｓ　４　ＱＣｓのペース
・エミッタ接合を介して電源電圧ＶＣＣから０ＭＯ８−
ＮＡＮＤゲート２１１の出力に０．４ミリアンペアとい
う大きな電流が常に流れこむため、０ＭＯ８−ＮＡＮＤ
ゲート２１１のＮチャンネルＭＯ８ＦＥＴＭ、、Ｍ４の
比Ｗ／Ｌを１００／３と大きな値としてオン抵抗ＲＯＭ
を小さな値としなければならない。これは集積回路装置
ＩＣの集積密度の低下をも次らすばかりでなく、両ＭＯ
８ＦＥＴＭ、、Ｍ４のゲート容量も増大するなめ、０Ｍ
Ｏ８−ＮＡＮＤゲート２１１のスイッチング速度が低下
するという問題が本発明者の検討により明らかとされた
。

第３３図は、上記問題を解決する之めに開発されたレベ
ル変換器２２１の回路図を示し、・第３２図のマルチ・
エミッタ・トランジスタＱＩ６は下記に説明する高入力
インピーダンス回路によって置換されている。

す々わち、第３３図においてかかる高入力インピーダン
ス回路はＰＮＰ入力入力トランジスタウ４．、、ＮＰＮ
エミッタ・フォロワ・トランジスタＱ＋ａ＋シ曹ットキ
・バリア・ダイオードＤＩｔ　ｅ　ＤＩｔ　。

抵抗Ｒ，，，Ｒ□、Ｒ１−によって構成されている。

さらにレベル変換器２２１は、ＰＮＰ）ランジスタＱ、
、、ＮＰＮ）ランジスタＱｔｏ−ＰＮ接合ダイオードＤ
、、、’抵抗Ｒ，，によって構成されるとともに出力端
子０ＵＴ１を７０−ティング状態に制御する九めの制御
回路を含む。

この制御回路のＰＮＰ）ランジスタＱ、。のベースは、
内部論理ブロック２１内のＰチャンネルＭ’　０８ＦＥ
ＴＭ、とＮチャンネルＭＯ８Ｆ’ＥＴＭ。

とくよって構成された０ＭＯ８−ＮＡＮＤゲート２１！
のイネーブル信号ＥＮによって駆動される。

尚、かかる０ＭＯ８−ＮＡＮＤゲート２１１の入力釦は
反転イネーブル信号ＥＮが印加されている。

さらに、この制御回路がレベル変換器２２１に付加され
たために、上述の高入力インピーダンス回路にさらｒｃ
ＰＮＰ入力トラ入力トランジスタン璽ットキ・バリア・
ダイオードＩ）＋ｓとが付加されている。

従って、イネーブル信号ＥＮがローレベルとなるとレベ
ル変換器２２１のトランジスタＱ１゜＃ＱｌｌｌＱＢ　
ｐ　Ｑｔｓが同時にオフになるため、その出力端子ＯＵ
’ｌ’、はフローティング状態となる。

一方、イネーブル信号ＥＮがハイレベルとなると、レベ
ル変換器２２１は２人力ＮＡＮＤゲートとしては論理処
理機能も同様に有しているため、集積回路装置ＩＣの設
計自由度が向上する。

さらに１シ璽ツトキ・バリア・ダイオードＤ１１１Ｄ、
、　、　Ｄ、、＋７）７９１方ｎｏ’を圧Ｖｒｏ、　ｖ
Ｆ１２１　ＶＦ１３　　ハ０．３５乃至０．４１ボルト
、ＰＮＰ入カ入力ンジスｌ　Ｑｌ？　＋　ＱＣｓ　ｔ　
Ｑｔ。のベース・エミッタ間電圧ＶＢＩＣ１７参ＶＢｉ
１８　ｍ　ＶＢＫＩ９は約０．７５ボルト、ＮＰＮ）？
ンジスタＱ、。＋　Ｑｌｓ　＋　ＱＣｓのベース・エミ
ッタ間電圧ＶＢＥＩＯｅ　ＶｌｇＺｌ　１　ＶａｇｕＦ
ｉ約０．．７５ボルトであるため、例えばＰＮＰ　トラ
ンジスタＱｌ？のベースに印加されるＣＭＯＩ９　、Ｎ
ＡＮＤゲート２１１の出力電圧に関してトランジスタＱ
１゜、Ｑ、。

がオンとなる入力スレッシュホールド電圧Ｖｉ　ｔｈは
下記のようになる。

Ｖｉ　ｔｈ　＝　−ＶＢＫ１７　＋Ｖａｇｔａ　＋Ｖａ
ｇ１１　＋Ｖａｇｔ。

＝１．５ボルト さらに、出力負荷容量Ｃｘの放電もしくは充電を実行す
る出力トランジスタＱ、。＊Ｑｔｔは出力抵抗の小さな
バイポーラ・トランジスタにより構成されているため、
スイッチング速度もしくは伝播遅延時間およびその出力
容量依存性を小さくすることができる。また、トランジ
スタＱ、。＃　Ｑｌｌ　＃Ｑｌｌ　ｅ　Ｑｌ４　ｓ　Ｑ
ｌ。はクランプド・トランジスタであるため、その遅延
時間を小さくすることができる。

しかしながら、第３３図のレベル変換器２２１において
も同様に、０ＭＯ８・ＮＡＮＤゲート２１１の出力がロ
ーレベルの場合に、ＰＮＰ入力入力ンジスタＱ０のベー
スから無視でき々い電流がこのゲート２１１の出力に流
れ込むため、上述の問題が完全には解決できないことが
本発明者の検討により明らかとされた。

第３４図はかかる問題をほぼ完全に解決するなめに最終
的に解決されたレベル変換器２１１ｔ−示し、ｆＪ、３
２図のマルチ・エミッタ・トランジスタＱｌは下記に説
明するようにＭＯ８ＦＥＴＫよって構成された高入力イ
ンピーダンス回路によって置換されている。

すなわち、第３４図においてかかる高入力インピーダン
ス回路ＦｉＮチャンネルＭＯ８ＦＥＴＭ１１Ｍｓ＊　−
Ｍｘｓ　−Ｐ　Ｎｉ１合ダイオードＤ０によりて構成さ
れている。Ｍ、１．Ｍｌ、、Ｍｌのドレイン・ソース径
路は並列接続され、各ゲートは内部論理プロ、り２１の
０Ｍ０８−ＮＡＮＤゲート２１１，２１２゜２１３にそ
れぞれ接続され、またこれらのドレイン・ソース径路に
はＰＮ接合ダイオードＤ９が直列に接続されている。

ま次、抵抗Ｒ３ｏ、Ｒ，，，几ｍ！　＋　Ｒｍｌ　＋　
Ｒ！４　＊几、、は、それぞれ２キロオーム、４キロオ
ーム、１０キロオーム、４キロオーム、５０〜７５オー
ム、１６キロオームに設定されている。トランジスタＱ
１゜。

ＱＩＩ　＋　Ｑｔｓ　ｒ　Ｑｌ４の各エミッタ面積は、
それぞれ、６７２ｐｎ、１３２ｐｍＩ、３６３μｒｎ”
、１８７μｍ”。

２４２μｒｒｒ＆ｃ設定されている。

さらに、かかるレベル変換器２２１においてはその論理
処理機能をさらに向上するため、駆動トランジスタＱ１
１と同一エミッタ面積を有する第２駆動トランジスタＱ
、。がＱＩＩと並列忙接続され、上記高入力インピーダ
ンス回路と同様にＮチャンネルＭＯ８ＦＥＴＭ、４．Ｍ
、、、Ｍ、、、ＰＮ接合ダイオードＤ１．、抵抗几３１
によシ構成された第２高入力インピーダンス回路を構成
し、このレベル変換器２２１を６人カコンプレックス・
ゲート回路としての論理処理機能を有している。

さらに、このレベル変換器２２１には、内部論理ブロッ
ク２１からローレベルのイネーブル信号ＥＮが供給され
た場合に、その出力端子ＯＵＴ。

をフローティング状態に制御するための制御回路が同様
忙付加されている。この制御回路は、ＮチャンネルＭＯ
８ＰＥＴＭ、、　トランジスタＱ□。

Ｑｔｔ　ｅ　Ｑ！ｓ　ｅ抵抗Ｒ４゜、　Ｒ，、、Ｒ，、
、Ｒ，、、シ田ットキ・バリア・ダイオードＤＩｌｌ　
＋　Ｄ　Ｉ４　＋　ＤＩＳ　ｒＤｌ、によりて構成され
ている。

さらに、第３４図のレベル変換器２２１においては、６
つのＭＯ８ＦＥＴＭ、、・旧・・Ｍ　Ｈ６の各ゲートに
おける入力スレッシュホールドｌｌ圧’ｉｃＭＯＳロー
レベル出力電圧０．６ボルトとＣＭＯＳハイレベル出力
電圧４．４ボルトとの間の中間値２．５ボルトに設定す
る九め、Ｍ□・・・・・・Ｍ１６の比Ｗ／Ｌは下記の如
く設定されている。尚、この時、Ｍ、、・・・・・・Ｍ
、。のしきい値電圧ＶＴＨは約０．７５ボルトに設定さ
れ、ＰＮ接合ダイオードＤＩ４の順方向電圧ＶＦ１４は
０．７５ポル）Ｋ設定され、またＭ、・・・・・・Ｍ、
６０チヤンネル・コンダクタンスβ。は６０Ｘ１０−’
［１／オームコに設定されている。

ＭＯ８ＦＥＴＭ、１のみがオンしている場合を考え、そ
のゲート電圧ＶＸ、ゲート・ンース間電圧ＶＧ８＋ドレ
イン電流より、ドレイン電圧Ｖｙ等について計算する。

尚、この時Ｍ、は飽和領域にバイアスされているものと
考える。

Ｖｘ　＝　Ｖ　ａｓ　＋　ＶＦＩ　ａ　　　　　　　　
　　　　”・（１）ＶＹ””ＶＣＣａｓｓ　’　ＩＤ （１）式と（２）式より、 ・・・（３） ところで、Ｖｘが上昇することによりＶｙが低下し、ト
ランジスタＱ＋ｏ　＊　Ｑｓ＋がオフとなることに対応
するＶＸが入力スレッシュホールド電圧として考えられ
る。

トランジスタＱ、。＋ＱＩｌがオフとなるドレイン電圧
ＶｙＦｉ、下記のように求められる。

Ｖ　ｙ　””　Ｖ　Ｂ　Ｅ　１１　＋　Ｖ　Ｂ　ｇ　１
０（３）式と（５）式とから、 ・・・（５） （４）式と（６）式より、 Ｌ　　　　　　　Ｒ，、βｏ　（ＶＸ　　ＶＦＩ４−Ｖ
ＴＨ）”・・・（力 Ｖｃｃ２＞ｆ　５　ホルト＊　ＶＢＥＩＩ　（！：　Ｖ
ＢＥＩＯトカ０．７５ボルト、Ｒ８，が１６キロオーム
、Ｉ０が６０　Ｘ　１０−’［１／オームコ、Ｖｘが２
．５ボルトｌ　ＶＦＩ４が０１７５ボルト＊ＶＴＨが０
゜７５ボルトの条件を上記（方式に入れると、 Ｗ　　５−０．７５−０．７５　２Ｘ１０’　　　　　
　ＩＬ　　　　１６Ｘ１０”　　　　６０　　　（２，
５−０，７５−０，７５）”９６０　　　　　　　　　
　１” ＝−ｘｉｏ” ＝７．２９−− かくして、Ｍ、、・・・・・・Ｍ８．の比Ｗ／Ｌは２２
／３Ｉｌｃ設定することにより、レベル変換器２２１の
入力スレッシュホールド電圧を２．５ボルトに設定でき
る。

以上の構成を有する第３４図の実施例においては、下記
の伝播遅延時間およびその出力容量依存性を有すること
が本発明者によシ確認された。

ｔｐＨＬ（ただしＣ５＝ＯｐＦの時）　−−８，８ｎ５
ｅｃｔｐＬＨ（ただしＣ５＝ＯｐＦ’の時）　＝　−７
，８ｎ５ｅｃＫＨＬ　　　　　　　　　　＝　Ｏ：　Ｈ
ｎ５ｅｃ　／　ｐＦＫＬＨ＝　０；０１　ｎ５ｅｃ　／
　ｐＦ第５図には、第３４図の実施例のレベル変換器の
伝播遅延時間の出力負荷容量依存性が一点鎖線により示
されており、第１と第２の伝播遅延時間ｔＰＨＬ　、　
（ＰＬＨのそれぞれの出力容量依存性ＫＨＬ。

ＫＬＨが改善されていることが理解できる。

また、第３４図のレベル変換器２２１は、下記の理由に
より希望の特性を得ることができる。

（１）　　上述し九如く、トランジスタＱ１ｏ＋Ｑ＋ｔ
のベース・エミッタ間電圧■Ｂ　Ｅ　１０　ｒ　ＶＢ　
Ｅ　１１　Ｋ関し１電源電圧Ｖｃｃ＋抵抗几、、、ＭＯ
８ＦＥＴＭ、、−Ｍ、。

のチャンネル・コンダクタンスβ。およびしきい値電圧
ＶＴＲ＋ダイオードＤＩ４の順方向電圧ＶＰ１４に対応
して、ＭＯ８ＦＥＴＭ、、・・・ＭＩ、の比Ｗ／Ｌを設
定することにより、レベル変換器２２１の入力スレッシ
ェホールド電圧を０．６ボルトと４．４ボルトの間の２
．５ボルトに設定することができる。

（２）出力負荷容量Ｃｘを放電と充電を実行する出力ト
ランジスタＱ、。、Ｑ、１は出力抵抗の小さなバイポー
ラ・トランジスタにより構成されているため、スイッチ
ング動作速度もしくは伝播遅延時間およびその出力容量
依存性を小さくすることかできる。

（３）駆動トランジスタＱ１ｍのベースと内部論理ブロ
ック２１の出力との間にはＭＯ１１３ＦＥＴＭ、１によ
＃〕す１構成された高入力インピーダンス回路が接続さ
れているため、Ｍ０８ＦＥ’Ｉ”Ｍ、、のゲートから内
部論理ブロック２１へ０ＭＯ８−ＮＡＮＤゲーノ ト２１１の出力に流入する電流を無視できるレベルまで
低減することができ、０ＭＯ８−ＮＡＮＤゲート２１１
のＮチャンネルＭＯ８ＦＥＴの比Ｗ／Ｌの著しい増大を
防止することができる。

（４）高入力インピーダンス回路のＭＯ８ＦＥＴＭ、、
。

Ｍｌ、、Ｍ、ｓは３人力ＯＲ論理を実行するため、レベ
ル変換器２２１の論理処理機能が向上する。

（５）２つの駆動トランジスタ’；Ｌ＋　ｅ　Ｑｔ。も
ＡＮＤ論理を実行する次め、レベル変換器２２１の論理
処理機能がさらに向上する。

（６）トランジスタＱＩａ　ｒ　Ｑｕ　ｔ　Ｑｕ　ｐ　
Ｑｔ４　＋　Ｑｔ。

はクランプド・トランジスタであるため、その蓄積時間
を小さくすることができる。

（７）イネーブル信号ＥＮｉローレベルとすることによ
りレベル変換器２２１の出力トランジスタＱ＋ｏ＋ＱＩ
ｔが同時にオフとなって出力端子０ＴＪＴ、がフローテ
ィング状態となり、この出力端子ＯＵＴ。

と他の図示しない論理回路の出力端子とを接続した並列
運転に際し、この出力端子ＯＵＴ、の信号することがで
きる。

第３６図は本発明の他の実施例によるレベル変換器２２
１の回路例を示し、その出力端子０ＬＪＴ。

はオープン・コレクタ出力形の他のＴＴＬレベル論理論
理用半導体集積回路装置ＩＣ用力端子と共通接続され、
この共通接続点は２キロオー・ムの負荷抵抗Ｒ１，ｏｏ
を介して５ボルトの電源電圧Ｖｃｃに接続されている。

オープン・コレクタ出力形のＴ　’１’　Ｌレベル回路
装置ＩＣ’は、特に限定されないが、ショットキ・バリ
ア・ダイオードＤ、、Ｄ、、Ｄ、、マルチ・エミッタ・
トランジスタＱａｏ＋クラングド・トランジスタＱａｓ
乃至Ｑ、４．抵抗Ｒ４゜乃至Ｒ４４，ＰＮ接合ダイオー
ドＤ４により構成されている。しかし、出力トランジス
タＱ４．のコレクタｎ　、ｆ　−７’　ｙ・コレクタ出
力として出力端子としての４３番端子に接続されるー、
方、回路装置ＩＣ／の内部においてはいかなる回路素子
も電源電圧Ｖｃｃと出力トランジスタＱｎｓのコレクタ
との間に接続されていない。

第３６図のレベル変換器２２１においても、回路装置Ｉ
Ｃの内部においていかなる回路素子も電源電圧Ｖｃｃと
出力トランジスタＱ、。のコレクタとの間に接続されて
いない点を除けば、第３４図のレベル変換器２２１と全
く同様に形成されている。

かくして、回路装置ＩＣの出力端子と回路装置ＩＣ’の
出力端子とは、いわゆるワイヤード・ＯＲ回路の形態に
接続されている。また、イネーブル信号ＥＮをローレベ
ルとすることによりレベル変換器２２１の出力トランジ
スタＱ＋ｏを強制的にオフせしめ、出力端子ＯＵＴ、の
レベルを内部論理ブロック２１の出力と無関係にするこ
とができる。

第３７図は、本発明の実施例による論理用半導体集積回
路装置ＩＣの半導体チップ表面における各回路ブロック
のレイアウトを示している。

半導体チップ３００の中央部（破線！。に囲まれた領域
）Ｋは０Ｍ０８回路（純ＣＭＯＳ回路、又は準ＣＭＯＳ
回路）によって構成された内部論理ブロック２１が配線
され、半導体チップ３００の上辺部（破線ｌ、によって
囲まれ次領域）には第３１図の入力レベル変換器（内部
が斜線を施された三角形で示す）が複数個さら九第３４
図の出力レベル変換器（内部が白の三角形で示す）が複
数個それぞれ交互に配置され、同様に半導体チップ３０
０の右辺部（破線ｌｔによって囲まれた領域）、下辺部
（破Ｈｉｓによって囲まれ之領域へ左辺部（破ｉ／４に
よって囲まれた領域）にはそれぞれ第３１図の入力レベ
ル変換器が複数個さらに９３４図の出力レベル変換器が
複数個交互に配置されている。

上辺部！、の上ＫＦｉ人カシカレベル変換器数に対応し
た個数の入力用ポンディングパッド（来い実線の四角形
で示す）と出力レベル変換器の個数に対応した個数の出
力用ポンディングパッド（＃ｌい実線の四角形で示す）
とが配置され、各入力レベル変換器の入力部は各入力用
ポンディングパッドと対面し、各入力レベル変換器の出
力部は内部論理ブロック２１と対面し、各出力レベル変
換器の入力部は内部論理ブロック２１と対面し、各出力
レベル変換器の出力部は各出力用ボンディングバットと
対面している。

右辺Ｍｌｔの右の複数の入力用ポンディングパッドと複
数の出力用ポンディングパッド、下辺部ｌ、の下の複数
の入力用ポンディングパッドと複数の出力用ポンディン
グパッド、左辺部！、の左の複数の入力用ポンディング
パッドと複数の出力用ポンディングパッドは、上辺部！
、の場合と同様に配置されている。

右辺部１ｔｐ下辺部１３ｒ　　左辺部１４内の入力レベ
ル変換器の入・出力部の方位と出力レベル変換器の入・
出力部の方位とはそれぞれ、上辺部！。

の場合と同様である。

［源亀圧Ｖｃｃを供給する之めの電源用ボンティングパ
ッド３０け半導体チップ３００の四つのエッヂ部のうち
少なくともひとつに配置され、接地型１位点に接続する
ための接地用ポンディングパッド３１は上記四つのエッ
チ部のうち少なくともひとつ九装置されている。

かかる第３７図に示しｔレイアウトの半導体チップ３０
０の裏面は、第３８図の金属リードフレームＬ、のタブ
リードＬＴの表面に物理的か′）′１！気的に密着して
接続される。

第３８図のリードフレームＬ、においては、このリード
フレームＬＰは半導体チップ３００の右上部に対応した
リード部分Ｌ１〒Ｌ、６．わく部分り。。

斜線を付したダム部分ＬＤを有している。しかし、実際
は半導体チップの右下部、左下部、左上部に対応した部
分についてもこれと同様であるため、リードフレームＬ
、は斜線を付したダム部分によってわく部分Ｌｏ　＋　
　’）−ド部分り、〜Ｌ６４．タブリードＬＴが互いに
連結された荷造の金属被カＤ工薄板である。

半導体チップ３００の裏面がタブリードＬＴの表面に接
続された後に、下記のボンディングワイヤ（例えば金線
又はアルミニウム線など）の配線が行なわれる。

市販のワイヤボンデイン装置ｉ１’ｅ用いることＫより
、ワイア１．により電源用ポンディングパッド３０とリ
ード部分ＬＳ４とが電気的に接続され、さらＶＣＭ次し
て、ワイアＪ、により入力用パッドとリード部り、とが
、ワイアｌ？により出力用パット′とリード部分り、と
が、ワイアｌ、により人カッζツドとリード部分り、と
が、ワイアｌ＊ｖｃより出力用パッドとリード部分ｌ！
ｓ　とが、ワイアｌ、。

により入力用パッドとリード部分り、とか、ワイア１Ｉ
ＩＶＣより接地用ポンディングパッドとタブリードＬＴ
との間がそれぞれ電気的に接続される。

」・述のワイアの配線が完了した後のリードフレームＬ
Ｔと半導体チップ３００とは樹脂封止用の金型に納入さ
れ、リードフレームＬ、のタ゛ム部ＬＤの内側に液状の
樹脂が注入される。かかるダム部ＬＤはその外部に樹脂
が流出することをさまたげる。

かかる樹脂が固化し念後、一体の構造となったリードフ
レームＬＰと半導体テップ３００と樹脂とは金型から取
り出され、さらに７レス機械等によってダム部ＬＤを除
去するこ七により各リード部分り、％Ｌ、４の間が電気
的に分離されることができる。

固化樹脂の外部に突出した各リードＬ、〜Ｌ６４は必要
に応じて下側にまげられ、第３９図の完成図に示すよう
に樹脂３０１によりて封止された論理用半導体集積回路
装置ＩＣが完成する。同図に示すように、かかる回路装
置ＩＣＦｉ半導体テップ３００より発生する熱を封止構
造外部に積極的に逃がすｔめの特別な放熱フィンを具備
していない。

もし、かかる放熱フィンを取りつけると、回路装置ＩＣ
のコストが不所望に増大する。

また、半導体チップの封止方法としては、上述の樹脂封
止方法のほかに、セラミック封正方法と金属ケースを用
いる方法が考えられるが、回路装置ＩＣのコストの点か
ら考えると、上述の樹脂封止方法が最も有利である。

第３７図乃至第３９図の図面を用いた実施例による論理
用半導体集積回路装置ＩＣにおいては、入力バッファ２
０としての入力レベル変換器２０１゜２０２・・・・・
・２０ｎの総数が１８〜５０＋内部論理ブロック２１と
してのＣＭＯＳゲート２１１゜２１２・・・・・・２１
Ｊの総数が２００〜１５３０　、出力バッファ３０とし
ての出力レベル変換器２２１゜２２２・・・・・・２２
ｍの総数が１８〜５０と半導体チップ３００が大規模半
導体集積回路装置となっている罠もかかわらず、下記の
理由により回路装置ＩＣを放熱フィン・レス構造とする
ことができ次。

すなわち、内部論理ブロック２１としての各ＣＭＯＳゲ
ート２１１　、２１２・・・・・・２１１！の、ゲート
当九りの消費電力は０．０３９ミリワツトと極めて小さ
い念め、ゲート数２００〜１５３０の内部論理ブロック
２１全体の消費電力は７．８〜５９，６７ミリワツトと
極めて小さい。第３１図の実施例による入力パッ７７２
０としての各入力レベル変換器２０１．２０２・・・・
・・２０ｎは多くのバイポーラ・トランジスタを含んで
いるので、各変換器１個当りの消費電力は２．６　ミＩ
Ｊワットと大きく、変換器数１８〜５０の入力バッファ
２０全体の消費電力ｊ−ｔ４６．８〜１３０ミリワット
と大きい。第３４図の実施例による出力バラ２ア２０と
しての各出力レベル変換器２２１．２２２・・・・・・
２２ｍも多くのバイポーラ・トランジスタを含んでいる
ので、各変換器１個当りの消費電力は３．８ミリワツト
と大きく、変換器数１８〜５０の出力バッファ２２全体
の消費電力！ｒ１６８．４〜１９０ミリワットと大きい
。

上述のデータから、変換器数１８の入力バッファ２０．
ゲート数２００の内部論理ブロック２１゜変換器数１８
の出力バッ７ア２２０回路装置ＩＣにおいては、第３７
図の半導体チップ表面の中央部！。では全体の６．４パ
ーセントの熱が発生されるのに対し、較辺部１＋、ｌ＊
−１ｓ、Ｊ４合計で９３．６／＜−セントの熱が発生さ
れる。

また、変換器５００Åカパクファ２０．ゲート数１５３
０の内部論理ブロック２１．変換器数５０の出力バッ７
ア２２の回路装置ＩＣにおいては、第３７図の半導体チ
ップ表面の中央部１０では全体の１５．８パーセントの
熱が発生され、各辺部ノオ、１２．！１，１４合計で８
４．２パーセントの熱が発生される。

ところで、第３７図に示すようにわずかの熱を発生する
内部論理ブロック２１はチップの中央部７０に配置され
大量の熱を発生する入力バッファ２０と出力バッ７ア２
２とはデツプの各辺部ｌ、。

ｉｔ　−Ｉｓ　、　１４　に配置される次め、第３８図
から各辺部Ｉｔ　、　ｌ！　、Ｉｎ　、　１４の大量の
熱はタブリードＬＴと接地用リードとしてのリード部分
り、を介して回路装置ＩＣの外部（％にプリント基板Ｋ
ＩＣが実装された場合、プリント基板のアースライン）
Ｋ取り出されるばか夕ではなく、多数のボンディングワ
イアと各リード部分Ｌ１・・・・・・Ｌａａとを介して
回路装置ＩＣの外部（特にプリント基板にＩＣが実装さ
れた場合、プリント基板の信号ラインと電源ライン）に
取り出されることができる。

上記実施例とけ反対にチップの中央部１０に大量の熱を
発生する入力バッファ２０と出力バッファ２２を配直し
、中央部！。の周辺に内部論理ブロック２１を配置した
゛場合は、中央部１０の大量の熱が回路装置ＩＣの外部
に容易に取り出されないことが、本発明者による計算よ
シ確認された。

上記の理由によシ、上記実施例の回路装置ＩＣを放熱フ
ィン・レス構造とすることができ友。また、かかる回路
装置ＩＣを樹脂封止構造としたため、ＩＣのコストを大
幅に低減することが可能となった。

第４０図は、第３７図乃至第３９因の図面を用いた実施
例による論理用半導体集積回路装置ＩＣと他の’ｌ’Ｔ
Ｌレベルの論理用半導体集積回・略装置４０１．４０２
”＝４Ｏｎ、５０１乃至５０５゜６００とをプリント基
板に実装することにより構成された電子システムのブロ
ックダイアグラムを示している。

同図において、Ｔ’Ｉ’Ｌレベルの出力を有する装置４
０１，４０２・・・・・・４０ｎの各出力は回路装置Ｉ
Ｃの入力ＩＮ、、ＩＮ、・・・・・・ＩＮｎにそれぞれ
供給され、回路装置ＩＣの出力はＴＴＬ入カシカレベル
置５０１・・・・・・５０５の入力に供給されている。

さらに、回路装置ＩＣの出力ＯＵＴ、と装置６００の出
力とが共通接続されることにより、固装置ＩＣ，６００
は並列運転を実行する〇回路装置ＩＣの入力バッファ２
０と出力バッファ２２とに大量に発生する熱はプリント
基板のアースライン、電源ライン、入力信号ライン、出
力信号ラインに放散されることができる。

また、出力バック７２２に供給されるイネーブル信号Ｅ
Ｎｔ−ローレベルに設定するとその出力０ＵＴ１．ＯＵ
Ｔ、・・・・・・ＯＵＴｍｉｔフローテ・インク状態と
なり、装置５０１，５０２．５０３の入力レベルは装置
６００の出力レベルによって設定される。

また、入力バッファ２０と装置４０１，４０２・・・・
・・４０ｎとの間のインターフェースで高速度が得られ
、内部論理ブロック２１と入力バッファ２０との間のイ
ンターフェースで高速度が得られ、出力バッファ２２の
内部論理ブロック２１との間ツインター７エースで高速
度が得られ、装置１５０１・・−・・・５０５と出力バ
ッファ２０との間のインターフェースでも高速度が得ら
れる。

［効果］ 以上の実施例によれば、下記の如く理由より、好ましい
効果を得ることができる。

（１）　　入力レベル変換器２０１の出力容量Ｃｓの充
電もしくは放電を実行する出力トランジスタをバイポー
ラ・トランジスタによりて構成することにより、ＭＯＳ
ＦＥＴと比較してバイポーラ・トランジスタは小さな素
子寸法でもその出力抵抗が小さくその電流増幅率が大き
く、大きな充電電流もしくは放電電流が得られるという
作用により、入力レベル変換器の伝播遅延時間およびそ
の出力容量依存性を小さくすることができる。

（２）入力レベル変換器２０１においては、飽和領域に
駆動されるバイポーラ・トランジスタのペースとコレク
タとの間には多数キャリア動作を実行するシ璽、）キ畠
バリアーダイオードが接続されているため、コレクタ層
からベース層中への少数キャリアの注入を低減できるた
め、その蓄積時間を小さくすることができる。

（３）　　好ましい実施例による入力レベル変換器２０
１においては、高入力インピーダンスおよび電圧増幅機
能を有するＭＯＢバッファを介して駆動トランジスタＱ
、のペース信号又はコレクタ信号が充電用バイポーラ出
力トランジスタＱ、のペースに伝達することにより、こ
のＭＯ８バッファの高入力インピーダンスおよび電圧増
幅機能の作用により、出力トランジスタＱ、の動作速度
が向上される。

（４）好ましい実施例による入力レベル変換器２０１に
おいては、入力端子ＩＮ、　　と駆動トランジスタＱｔ
　との閲５ｃｉｔＰＮＰエミッタ・７オロワ・トランジ
スタＱｓとＰＮ接合ダイオードＤ、とを接続することに
より、入力レベル変換器２０１の入力スレ、シュホール
ド電圧を適正に設定できるばかりでなく、ＰＮＰトラン
ジスタＱ、の電流増幅作用によりそのペースにおける入
力インピーダンスが向上するため、入力端子ＩＮ、に接
続されるＴＴＬレベルの信号源の出力インピーダンスの
影響を低減することができる。

（５）出力レベル変換器２２１の出力負荷容量Ｃｘの充
電もしくは放電を実行する出力トランジスタをバイポー
ラ・トランジスタによって構成することにより、ＭＯＳ
ＦＥＴと比較してバイボー２・トランジスタは小さな素
子寸法でもその出力抵抗が小さくその電流増幅率が大き
く、大き々売買電流もしくは放電電流が得られるという
作用により、出力レベル変換器の伝播遅延時間およびそ
の出力容量依存性を小さくする・ことができる。

（６）出力レベル変換器２２１においては、１！２域に
駆動されるバイポーラ・トランジスタＣスとコレクタと
の間には多数キャリア動作をするシ冒ットキ豐バリア・
ダイオードが接続ているため、コレクタ層からペース層
中へのキャリアの注入を低減できるため、その蓄積時間
を小さくすることができる。

（７）好ましい実施例による出力レベル変換器２２１に
おいては、内部論理ブロック２１の出力と駆動トランジ
スタＱｌｌのペースとの間には高入力インピーダンスＭ
Ｏ８回路を接続することにより、このＭＯ８回路のＭＯ
ＳＦＥＴのゲートから内部論理ブロック２１の出力に流
入する電流を無視できるレベルまで低減することができ
るため、内部論理ブロック２１の出力回路の集積密度の
低下およびスイッチング速度の低下を防止することがで
きる。

（８）好ましい実施例による出力レベル変換器２２１に
おいては、高入力インピーダンスＭＯ８回路に内部論理
ブロック２１の複数の出力信号を論理処でより、マスタ
ースラ 方式の論理用半導体集 り自由度を向上することが ７、好ましい実施例による出力レベル変換器２２１にお
いては、イネーブル信号ＥＮによって出力端子０ＵＴ１
を７０−ティング状態に制御するための制御回路が配置
されているため、この出力端子ＯＵＴ、　　と他の論理
回路の出力端子とが共通接続され九場合に、この共通出
力端子のレベルを他の論理回路の出力によって設定する
ことができる。

α０　好ましい実施例によれば、純ＣＭＯＳ回路又は準
ＣＭＯＳ回路によって構成することによりその消費電力
が低減され念内部論理ブロック２１を半導体チップ表面
の中央部に配置し、複数のバイポーラ・トランジスタを
含みその消費電力の大きな入力レベル変換器２０１・・
・・・・と出力レベル変換器２２１とを半導体チップ表
面の周辺部に配置することにより、熱放散が容易となり
７’ｈ７’１１−め、論理用半導体集積回路装置ＩＣを
放１ｔフィン・レス構造としてのコストを低減すること
ができ念。

αυ　好ましい実施例によれば、論理用半導体集積回路
装置ＩＣを樹脂封止構造とした念め、そのコストを低減
することができ念。

αり　一方、入力レベル変換器２０１の入力端子ＩＮ、
　ＶｉＭ０８ＦＥＴのゲートに印加されるのではなくシ
璽ットキ・バリア・ダイオードＤ、のカンードもしくは
ＰＮＰ　）ランジスタＱ、のペースに印加されているた
め、入力端子ＩＮ、に印加されるサージ電圧に対する破
壊強度を向上することができ念。

以上本発明者によやてなされ比発明を実施例にもとづき
具体的に説明し九が、本発明の上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、第６図においては、入力バッファ２０のレベル
変換器２０１，２０２・・・・・・２０ｎはＥＣＬ−０
ＭＯ８レベル変換を実行し、出力バッファ２２のレベル
変換器２２１．２２２・・・・・・２２ｍは０ＭＯ８−
ＥＣＬレベル変換を実行するよ・うに構成することも可
能である。このためには、入力パッファ２０．内部論理
ブロック２１．出力バッファ２２をグランドレベルと負
の電源醒圧−ＶＥＲで動作させれば良いことは言うまで
もない、。さらに同様に、第６図においては、入力バッ
ファ２０のレベル変換器２０１，２０２・・・・・・２
０ｎはｉｔ、　Ｌ−ＣＭＯＳレベル変換を実行し、出力
バッファ２２のレベル変換器２２１　、２２２−”＝２
２ｍＶｉＣＭＯＳ−ｉ”Ｌレベル変換を実行するように
構成することも可能である。

さらに１第１４図乃至第２１図、第２３図乃至第２６図
、第２９図乃至第３０図の実施例において、第３１図の
ＰＮＰ・エミッタ・７オロワ・トランジスタＱ４．ＰＮ
接合ダイオードＤｚ　ｆ付加しても良い。

ま九、ＭＯＳＦＥＴの比Ｗ／Ｌの分銀りを３としている
のは、ＭＯＳＦＥＴのチャンネル長りを３μｍとしてい
る之めであり、現在ホトリソグラフィーの改良によりこ
のチャンネル長ＬＦｉ２μｍ。

１．５μｍさらに１μｍ以下に微細化が進められ、これ
に対応して比Ｗ／Ｌの分銀りは小さくなるであろう。

また、この微細化に伴ってバイポーラ・トランジスタの
素子寸法の縮小化を進められ、回路内の抵抗の抵抗値の
変更も生じるであろう。

ｔｈｅ封止樹脂３０１よりの多数のリードＬ、・・・Ｌ
６４の取り出し方法も第３９図の実施例に限定され々い
。封止樹脂３０１の外形を長方形ではなくほぼ正四角形
とし、全４辺から多数のリードＬ。

・・・Ｌ６４を取り出す方が、リードフレームＬＴと回
路装置ＩＣの小型化に適切であり、プリント基板上での
実装密度が向上される。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
を論理用半導体集積回路装置に適用した場合について説
明し念が、それに限定されるものではない。

例えば、半導体チップ上には入力バッファ２０゜内部論
理ブロック２１．出力バッファ２２だけではなく、必要
に応じてバイポーラ・アナログ回路。

ＭＯＳ・アナログ回路、ＰチャンネルＭＯ８・ロジック
、ＮチャンネルＭＯ８・ロジック　ｉｚＬ回路、ＥＣＬ
回路のいずれかが半導体チップ上に配置されることも可
能であることは言うまでもない。

【図面の簡単な説明】

第１図は本発明に先立って本願発明者によって検討され
たところの論理用半導体集積回路装置ＩＣのブロック図
を示し、 第２図は本発明に先立って本願発明者によって検討され
た入力バッファの回路図を示し、第３図は第２図の入力
バッファの伝播遅延時間の出力容量依存性を示し、 第４図は本発明に先立って本願発明者によって検討され
た出力バッ７アの回路図を示し、第５図は第４図の出力
バッ７アの伝播遅延時間の出力負荷容量依存性を示し、 第６図は本発明の実施例による論理用半導体集積回路装
置のブロック図を示し、 第７図と第８図とは第６図の回路装置の０ＭＯ８−ＮＡ
、ＮＤゲート２１１の回路例を示し、第９図と第１０図
とは第６図の回路装置ＣＭＯＳ−ＮＯＲゲート２１１の
回路例を示し、第１１図と第１２図とは第６図の回路装
置の内部論理ブロック２１内の０ＭＯ８−Ｒ−８７リツ
プ・７０ツグの回路例を示し、 第１３図は第６図の回路装置の内Ｓ論理ブロック２１内
の０ＭＯ８・ゲーテイドＲ−Ｓクリップ・７０ツグの回
路０例を示し、 第１４図乃至第３１図は本発明の実施例による入力ハッ
７ア２０のレベル変換器２０１の種々の回路図を示し、 第３２図乃至第３４図および第３６図は本発明の実施例
による出力バッファ２１のレベル変換器２２１の種々の
回路図を示し、 第３５図は第１と第２の伝播遅延時間１ＰＨＬ。 １ＰＬＩＨを定義するための入出力の波形図を示し、第
３７厘は本発明の実施例によるＭＩｆ＃Ｌ用半導体集積
回路装置の半導体チップ表面における各回路ブロックの
レイアウトを示し、 第３８図は本発明の実施例による論理用半導体集積回路
装置の半導体チップのリードフレームＬ。 のタブリードＬＴへの接続およびボンディングワイアの
接続の状態を示す構造図を示し、第３９図は本発明の実
施例による回路装置の樹脂封止後の完成図を示し、 第４０図は本発明の実施例による回路装置と他の回路装
置とをプリント基板に実装することにより構成された電
子システムのブロックダイアグラムを示している。 第 図 第 図 第 図 ばＤ− 第 図 第 図 第 １６図 第 図 第 図 第 ■ 図 第 図 第 図 第 ■ 図 第 ２０図 第 図 第２２ 図 第２３ 図 第２４ 図 第２５ 図 第３２ 図 第 図 第 ３４図 第 図 第 図 第３７ 図 第 ３９図 第 ４０図

Claims (1)

【特許請求の範囲】
1. １、ＣＭＯＳ回路を含む内部論理ブロックと、上記内部
   論理ブロックの入力を駆動するためのバイポーラトラン
   ジスタを含む入力回路とを具備してなる半導体集積回路
   装置であって、上記内部論理ブロックには記憶手段が存
   在してなることを特徴とする半導体集積回路装置。