JPH02223219A - 電子システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体集積回路装置、たとえば入出力レベル
がＴＴＬレベル、　内ｓｍｍレベルカＣＭＯＳレベルの
論理用半導体集積回路装置に利用して有効な技術に関す
るものである。

〔背景技術〕

第１図は本発明に先立って本願発明者によって検討され
たところの入出力レベルがＴＴＬレベル。

内部論理レベルがＣＭＯＳレベルの論理用半導体集積回
路装置ＩＣのブロック図を示す。

かかる回路装置ＩＣはＴＴＬレベルの入力信号ＩＮ、、
ＩＮＫ　”４ＮｎをＣＭＯＳｖベルノ信号にレベル変換
するための入力バッ７７１０．ＣＭＯＳレベルで論理演
算動作を実行するための内部論理ブロック１１．この内
部論理ブロック１１の０ＭＯ８レベルの出力信号なＴＴ
Ｌレベルの出力信号にレベル変換するための出力バッフ
ァ１２を含み、各回路１０．１１．１２は５ボルトの電
源電圧Ｖｃｃが供給されるとともに、適正に接地され【
いる。

入力バッファ１０の入力端子ＩＮ、、ＩＮｔ・・・ＩＮ
ｎに供給されるハイレベル入力電圧Ｖｉ旧〇は２．０ボ
ルト以上またこのローレベル入力電圧Ｖｉｔ１ｏは０．
３ボルト以下に設定される。従って、入力バッファｌＯ
の入力端子ＩＮ、、ＩＮ、・・・ＩＮｎに関する入力ス
レッシュホールド電圧Ｖ！ｔｈ１ｏは０．８ボルトと２
．０ボルトとの間の１．３〜１．５ボルトに設定される
。

一方、入力バッファ１０の出力から得られるハイレベル
出力電圧ＶＯＨＩＯは内部論理ブロック１１のハイレベ
ル入力電圧Ｖｉｎｘｔと等しく設定され、入力バッファ
１０の出力から得られるローレベル入力電圧ＶＯＬＩＧ
は内部Ｍｌｌツブロック１のローレベル入力電圧ＶｉＬ
ｔｔと等しく設定される。従って、内部論理ブロック１
１内のＣＭＯＳインバータを構成するＰチャンネルＭＯ
８ＰＥＴのスレッシュホールド電圧なＶＴＰｔＮチャン
ネルＭ０８　　ＦＥＴのスレッシ１ホールド電圧ＶＴＮ
＋電源電圧をＶｃｃとすると、上記電圧ＶＯＨＩＯ＊　
Ｖ　１）ｉｔ　ｌ　＊ＶＯＬＩＯ＊　ＶｉＬｌｌはそれ
ぞれ次のように設定される。

Ｖｏｕｔｏ＝Ｖｉｎｔｔ＞ＶＣＣ−ＩＶＴＰＩ　　”（
１）ＶＯＬＩＯ＝ＶｉＬｔｘ　＜ＶＴＮ　　　　　　　
　”（２）Ｖｃｃを５　ホにトｎ　ＩＶＴＰ　Ｉ　ヲ０
．６ホ＃）　、Ｖ７Ｈを０．６ボルトに設定すれば、Ｖ
ＯＨＩＯとＶ　ｉｎｔ　ｌとは４．４ボルト以下に、ｖ
ｏｔ、ｔｏとＶｉｔｘｔとは０．６ボルト以上に設定さ
れる。

従って、内部論理ブロック１１内のＣＭＯＳインバータ
の入力ロジック・スレッシュホールド電圧ｖｔｔｈ口は
０．６ボルトと４．４ボルトとの間の約２．５ボルトに
設定される。

同様に、内部論理ブロック１１のハイレベル出力電圧Ｖ
ＯＨＩＩと出力バッファ１２のハイレベル入力電圧ｖｌ
Ｈ１２とは４．４ボルト以上に設定され、内部論理ブロ
ック１１のローレベル出力電圧ＶＯＬ１１と出力バッフ
ァ１２のローレベル入力電圧ＶｉＬ１ｇとは０．６ボル
ト以下に設定され、出力バッファ１２０入力ロジツク・
スレッシュホールドＶｉｔｈｔ＊は０．６ボルトと４．
４ボルトとの間の約２．５ボルトに設定されている。

出力バッ７ア１２がＴＴＬレベルの出力信号を発生する
よ５に、出力バッ７ア１２のハイレベル出力電圧ＶＯＨ
ＩＩは２．７ボルト以上に、そのローレベル出力電圧Ｖ
ＯＬＩ！は０．５ボルト以下に設定されている。

第２図は本発明に先立って本願発明者によって検討され
た入力バッファ１０のひとつを示す回路図であり、Ｐチ
ャネルＭ　０８　　Ｆ　Ｂ　Ｔ　Ｍ　９１２Ｍ　ｐｔ　
。

ＮチャネルＭＯ８ＦＥＴＭｎ、ＴＭｎ＊　＋　Ｍｎｓ＋
抵抗ＲｐＫよって構成されている。各ＭＯ８ＦＥＴのゲ
ート、ソース、ドレインはそれぞれ記号ｇ、ｓ、ｄによ
りて示されている。

ＭＰ　Ｉ　とＭｎ、とくより構成された１段目ＣＭＯＳ
インバータと、Ｍ　ｐｔ　とＭｎ、とにより構成された
２段目ＣＭＯＳインバータとはカスケード接続され、Ｒ
ｐとＭｎ１　とは、Ｍ　ｐｔ　とＭｎ、のゲート絶線膜
を保護するためのゲート保護回路を構成する。２段目Ｃ
ＭＯＳインバータのＭｐ、とＭｎ、のドレインに接続さ
れた出力容量Ｃ３は実際には、Ｍｐ、とＭｎ、のドレイ
ン容量、入力バク７ア１０の出力と内部論理ブロック１
１０入力との間の配線浮遊容量、内部論理ブロック１１
の入力容量によってその値が決定される。

各ＭＯ８Ｆ　ＥＴＭｐｔ　　ｌ　Ｍｐｍ　　Ｉ　Ｍｌｌ
ｔ　　ｒ　　Ｍｎｔ　−Ｍｎ、のチャンネル＠Ｗとチャ
ンネル長りとの比Ｗ／Ｌはそれぞれ２７／３．５　、４
２／３　、１２６／３．５　、４２／３　、１５／３に
設定され、抵抗Ｒｐは２キロオームの傭に設定されてい
る。

第３図は第２図の入力バッ７ア１０の伝播遅延時間！　
ＰＨＬ　ｅ　ｊ　ＰＬＨの上記出力容量Ｃ３の依存性を
示し、たて軸は伝播遅延時間、横軸は出力容量Ｃｓを示
している。

第３５図に示したよ５に、第１の伝播遅延時間ｔ　ＰＨ
Ｌは入力ＩＮＰＵＴが５０％値を境として変化してから
出力０ＵＴＰＵＴがハイレベルからローレベルに変化す
るに際しその５０％値を境として変化するまでの時間と
して定義され、第２の伝播遅延時間ｔ　ＰＬＨは入力Ｉ
ＮＰＵＴが５０％値を塊として変化してから出力０ＵＴ
ＰＵＴがローレベルからハイレベルへ変化するにその５
０％値を境として変化するまでの時間として定義される
。

尚、第３５図において、ｔｆは立下り時間、ｔｒは立上
り時間として定義される。

このように、菖３図から理解できるように、第２図の入
力バラ７７１０の第１伝播遅延時間ｔ　ＰＨＬの出力容
量依存性ＫＨＬ（＝へｔｐＨｈ／△Ｃｓ）は約０．８ｎ
ａｅｃ／ｐＦ、第２伝播遅延時間ｔ　ＰＬＨの出力容量
依存性Ｋ　ＬＨ（＝ｘ△ｔ　ＰＬＨ／ΔＯｓ）は約１．
４ｎｓｅｃ　／　ｐ　Ｆと、ともに大きなものとなる。

第２図の入力バッ７ア１０においては、その人力スレッ
シュホールド電圧Ｖｉｔｈ１ｏを約１．３〜１．５ボル
トに設定するために１段目ＣＭＯＳインバータのＭ　ｐ
ｒ　　とＭｎ、のチャンネル幅とチャンネル長との比Ｗ
／Ｌを大きく＾ならせており、伝播遅延時間ｔ　ＰＨＬ
・ｔＰＬＨの出力容量依存性ＫｋｉＬ＊ＫＬＨを小さく
するため２段目のＣＭ　ＯＳインバータのＭｐ、とＭｎ
ｌの比Ｗ／Ｌをともに４２／３と大きな値としてＭｐｌ
とＭｒｌ、のチャンネル・コンダクタンスを大きくして
いる。

両出力容量依存性ＫＨＬ　＊　ＫＬＨを小さくするため
には、２段目ＣＭＯＳインバータのＭ　ｐｔとＭｎｔの
比Ｗ／Ｌをどんどん大きくすれば良いが、これは下記の
理由により集積回路チップ表面上での入力バク７ア１０
の占有面積の著しい増大をもたらし、集積密度向上に対
しての阻害となる。

すなわち、集積回路の製造技術において現在微細化が精
力的に進められているが、現在の紫外線露光によるホト
リングラフイーではＭＯＳ　　ＦＥＴのチャンネル長り
は３μｍが下限値であり、ＭＯＳ　　ＦＥＴの比Ｗ／Ｌ
を極めて大きな値とするためにはそのチャンネル幅Ｗを
極めて大きな値としなければならず、最終的にはそのＭ
ＯＳ　　ＦＥＴの素子領域の面積の著しい増大をもたら
すためである。

一方、第４図は本発明に先立って本願発明者によって検
討された出力バッファ１２のひとつを示す回路図であり
、ＰチャンネルＭＯ８ＦＥＴＭ　Ｐ　４１　Ｎ　＋　＋
　７　ネルＭ　０８　　Ｆ　Ｂ　’ｌ’　　Ｍ　１１４
　Ｋよって構成されている。各ＭＯ８ＦＥＴのゲート、
ソース、ドレインはそれぞれ記号ｇ　ｒ　’　＊　ｄＫ
よって示されている。

集積回路装置ＩＣ内で内部論理ブロック１１の０ＭＯ８
レベルの出力信号は出力バッ７ア１２のＭｐ４　とＭｎ
、のゲートに印加され【いる、３０番端子には５ボルト
の電源電圧Ｖｃｃが供給されている。従って、出力バッ
７ア１２の入力ロジック・スレッシュホールド電圧Ｖｌ
ｔｈ１２を約２．５ボルトに設定するためには、Ｍｐ４
　とＭ　ｎ　４の比Ｗ／Ｌは互いに等しい値に設定され
る。

第４図には同様にＴＴＬＮ路１４が表示されており、こ
の回路１４には３５番端子を介して５ボルトの電源電圧
Ｖｃｃが供給されている。２０番端子よりＴＴＬレベル
の出力バッファ１２の出力信号が得られ、３２・置端子
を介してＴＴＬ回路１４のマルチエミッタトランジスタ
Ｑ、のびとつのエミッタに供給されている。

一方、ＴＴＬ回路としては標準形ＴＴＬ回路。

シ璽ットキＴＴＬ回路、ロー・パワー・シ賃ットキＴ　
’ｒ　Ｌ回路、アドバンスト・ロー・パワー・シ１１、
トキＴＴＬ回路が発表されており、これらの特性は、当
然のことながら互いに多小異なっている。

また、出力バッファ１２の出力は多数のＴＴＬ回路１４
０入力を同時かつ並列に駆動する必要がある。この駆動
能力のひとつのめやすとしては、ロー・パワー・シ胃ッ
トキＴＴＬ回路の２０個の入力を並列駆動可能な事であ
る。

出力バッファ１２の出力がローレベルの時には、ロー・
パワー・シ曹ットキＴＴＬ回路のひとつの入力から０．
４ｍＡのローレベル入力電流ＩＩＬが出力バッ７ア１２
ＯＮチャンネルＭＯ８ＦＥＴＭｎ４のドレイン・ソース
径路に流れ込む。従って、上述の如く２０個の入力を出
力バッファ１２がローレベルに駆動するためＫは、Ｍｎ
４は合計８ｍＡを流す必要がある。

一方、出力バッファ１２のローレベル出力電圧ＶＯＬ１
ｍはすでに説明した様に０．５ボルト以下でなければな
らないので、出力バッフアト２のＮチャンネ＃　Ｍ　０
８　　Ｆ　Ｅ　Ｔ　　Ｍ　ｎ　４のオン抵抗ＲＯＭは０
．５ボルト／８ミリアンペアコロ２．５オ一ム震度の小
さな値に設定しなければならない。

このように、Ｍｎ、のオン抵抗ＲＯＮを小さな値とする
ためには、Ｍｆｌ、の比Ｗ／Ｌを７００／３乃至１００
０／３という極めて大きな儂としなければならない。一
方、上述したよ５に出力バッファ１２０入力ロジックス
レッシ１ホールド電圧Ｖｉｔｈｘ禽を約２．５ボルトに
設定するためにはＭｌ）４とＭｆｌ、の比Ｗ／Ｌはとも
に等しい値とする必要があるため、出力バッファ１２の
Ｐチャ／ネル間Ｏ８ＰＥＴ　　Ｍｐ＋の比Ｗ／Ｌも７０
０／３乃至１０００／３という極めて大きな直としなけ
ればならない。

これは同様に、集積回路チップ表面上での出力バッファ
１２の占有面積の著しい増大をもたらし、集積密度向上
に対しての阻害となるばかりか、下記の理由により内部
論理ブロック１１のスイッチング速度の着しい低下を引
き起す。

すなわち、出力バッファ１２の両ＭＯ３ＦＥＴＭ　ｐａ
　＃　Ｍｎ４の比Ｗ／Ｌをともに大きな値とすると、両
ＭＯ８ＦＥＴ　　Ｍｐ４　、Ｍｎ４　ｆ）ゲート容量も
比例して大きな値となる。これらＭｐ４゜Ｍｎ、のゲー
ト容量は内部論理ブロック１１の出力負荷容量となるの
で、内部論理ブロック１１の出力抵抗とこれらゲート容
量とが内部論理ブロック１１のスイッチング速度の低下
を引き起す。

一方、出力バッファ１２の出力は集積回路装置ＩＣの外
部出力端子（２０番端子）として導出されるばかりでな
く外部配線を介して多数のＴＴＬ回路１４の入力端子に
接続されるため、出力バッ７ア１２の出力負荷容量Ｃｘ
は極めて大きな値となる場合もしばしばある。

ｔｇ５図は第４図の出力バッファ１２の出力負荷容量Ｃ
ｘに対する伝播遅延時間ｊＰＨＬ　＋　！ＰＬＨの依存
性を示し、たて軸は伝播遅延時間、横軸は出力負荷容量
を示している。

このよ〉に、第５図から理解できるように、第４図の出
力バッ７ア１２の第１伝播遅延時間ｔ　ＦＩＬの容量依
存性ＫＨＬ（＝ΔｔｐｕＬ／ΔＯｘ）は約０．３ｎｓ　
ｅ　ｃ　／　ｐ　Ｆ　＊　Ｍ　２伝播遅延時間ｔＰＬＨ
の容量依存性Ｋ　１，１（（ｘ＝Δｔｐｔａ／△Ｃｘ）
は約０．１７　ｎ５ｅｃ　／ｐＦと、ともに大きなもの
となる。

従って、本発明の背景技術となった第２図の入力バッフ
ァ１００問題点を要約すると、下記の如くとなる。

（１）入力バッファ１０の伝播遅延時間の出力容量依存
性を小さくするためＫは、入力２フフフ１００２段目Ｃ
ＭＯＳインバータの両ＭＯ８ＰＥＴＭＰ＊　ｌ　Ｍｎ、
の比Ｗ／Ｌを大きくしなければならず、集積密度向上に
対しての阻害となる。特に、集積回路装置ＩＣがマスタ
ースライス方式もしくはセミカスタムのゲートアレイ方
式である場合は。

入力バッファ１０の出力に内部論理ブロック１１内の極
めて多数のゲーデ入力端子が接続される可能性があり、
入力バッファ１０の出力容量Ｃ８が極めて大きくなる場
合は、上記の間昭点は極めて重大となる。

（２）さらに入力バッファ１００１段目はＣＭＯＳイン
バータＭｐ、、Ｍｆｌ、で構成されているため、Ｒｐと
Ｍｎ真とによっｃｓ成されたゲート保護回路を接続して
も、入力端子ＩＮ、に印加されるサージ電圧に対する両
ＭＯ８ＦＥＴのゲート絶縁膜の破壊強度は十分ではない
。

また、本発明の背景技術となった第４図の出力バッ７ア
１２の問題点を要約すると、下記の如くとなる。

（３）出力バッファ１２０入カロジック・スレッシ為ホ
ールド電圧Ｖｉｔｈｘｓを約２．５ボルトに設定すると
ともに出力バッファ１２のｑ−レベル出力時の電流吸込
能力を高めるためには、両ＭＯ８ＦＥ　Ｔ　　Ｍ　ｐ４
　＊　Ｍ　ｎａの比Ｗ／Ｌをともに互いに等しくかつ大
きな値としなければならず、集積密度向上に対しての阻
害となる。

（４）出力バッファ１２の両ＭＯ８ＦＥＴ　　Ｍｐａ−
Ｍｎ４の比Ｗ／Ｌを大きくするとこの両Ｍｐ４゜Ｍｎ、
のゲート容量も大きくなる。従って、内部論理ブロック
の出力抵抗とこれらゲート容量とが内部論理ブロック１
１のスイッチング速度の低下をもたらす。特に、内部論
理ブロック１１の出力段が出力抵抗の大きなＭＯＳ　　
ＰＥＴより構成されている場合は、このスイッチング速
度の低下は著しい問題となる。

（５）出力バッ７ア１２がＭ　Ｏ８Ｆ　Ｅ　Ｔ　　Ｍ　
Ｐ　４−Ｍｎ４　Ｋより構成されているため、伝播遅延
時間の出力負荷容量Ｃｘに対する依存性が大きい。特に
、出力バッファ１２の出力に多数のＴＴＬ回路１４の入
力端子に接続される場合は、この問題点は重要となる。

〔発明の目的〕

本発明の目的とするところは、０ＭＯ８レベルの入力信
号が印加されることにより０Ｍ０８レベルの出力信号を
発生する内部論理ブロックと、この内部論理ブロックの
ためのＴＴＬ−０Ｍ０８レベル変換の如きレベル変換用
人カパッ７アおよび／または０ＭＯ８−ＴＴＬレベル変
換の如キレベル変換用出力バッ７アとを有する半導体集
積回路装置において、集積密度の向上を可能とするとと
もに、上記入力バッファおよび／または上記出力バッ７
アの動作速度の出力容量依存性を小さくし、またかかる
動作速度を向上することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本発明細書の記述および添付図面から明らかとなるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記の通りである。

すなわち、０Ｍ０８レベルで動作する内部論理ブロック
のためのＴＴＬ−ＣＭＯＴレベル変換用変換用ツカバッ
ファル変換器においては、そのレベル変換器の出力容量
の充電もしくは放電を実行する出力トランジスタをバイ
ポーラ・トランジスタによって構成することにより、Ｍ
ＯＳ　　ＦＥＴと比較してバイポーラ・トランジスタは
小さな素子寸法でもその出力抵抗が小さくその電流増幅
率が大きく、大きな充電電流もしくは放電電流が得られ
るという作用により、入力バッファの伝播遅延時間およ
びその容量依存性を小さくするという目的を達成するこ
とができる。

また、０Ｍ０８レベルで動作する内部論理ブロックのた
めの０ＭＯ８−’Ｉ’ＴＬレベル変換用出力パッファの
レベル変換器においては、そのレベル変換器の出力負荷
容量の充電もしくは放電を実行する出カド２ンジスタを
バイポーラ・トランジスタによりて構成することにより
、ＭＯＳ　　ＦＥＴと比較してバイポー２・トランジス
タは小さな素子寸法でもその出力抵抗が小さくその電流
増幅率が大きく、大赦な充電電流もしくは放電電流が得
られるという作用により、入力バッファの伝播遅延時間
およびその容量依存性を小さくするという目的を達成す
ることができる。

〔実施例〕

以下に、本発明の実施例を図面に沿りて説明する。

第６ＩｉＡは本発明の実施例による論理用半導体集積回
路装置ＩＣのブロック図を示し、第１図の入力バッファ
ｌＯの動作と同様の動作を実行するＴＴＬ−ＣＭ０８レ
ベル変換用人カパッファ２０゜第１図の内部論理ブロッ
ク１１と同様に０Ｍ０８レベルで動作する内部論理ブロ
ック２１．第１図の出力バッファの動作と同様の動作を
実行するＣ謝 ＭＯ８−Ｔ’Ｉ’Ｌレベル変換用出変換用出力クツ７ア
２２各回路２０，２１．２２は３０番端子を介して５ボ
ルトの電源電圧Ｖｃｃが供給されるとともに３１番端子
を介して適正に接地されている。

入カパッツア２０は複数のＴＴＬ−０ＭＯ８レベル変換
器２０１．２０２・・・２０ｎを有し、各入力は１番端
子、２番端子・・・１９番端子にそれぞれ接続され、各
出力は内部論理ブロック２１と回路装置ＩＣ内部でアル
ミ＋クム配線層により接続されている。

内部論理ブロック２１は０ＭＯ８・ＮＡＮＤゲー）２１
１，２１２，２１３，２１４さらに０Ｍ０８−　Ｎｏ几
ゲート２１（’−１）、２１１さらに必要に応じて０Ｍ
Ｏ８・エクスクル−スズＯＲゲート、０ＭＯ８・トラン
スミッション・ゲート。

０ＭＯ８インバータなどを含んでいる。

０ＭＯ８−ＮＡＮＤゲート２１１は例えば第７図に示す
ように、ＰチャンネルＭ０８　　ＦＥＴＭ、、Ｍ鵞とＮ
チャンネルＭ０８　　ＰＥＴ　　Ｍ、。

Ｍ４とを含む純ＣＭ０８回路により構成されている。ま
た、０ＭＯ８−ＮＡＮＤゲート２１１の他の例としては
第８図に示すように、ＮＰＮトランジスタＱ４．Ｑ！、
抵抗孔、、Ｒ，をさらに含む準ＣＭ０８回路により構成
されることもでき、かかる準ＣＭＯＳ回路はその出力段
がバイポーラ・トランジスタＱ、、Ｑ、により構成され
ているため、出力駆動能力が向上され、伝播遅延時間の
出力負荷容量依存性を小さくすることができる。

また０ＭＯ８−ＮＯＲゲート２１１は例えば第９図に示
すように、ＰチャンネルＭＯ８ＦＥＴＭ、、Ｍ、とＮチ
ャンネルＭＯ８ＦＥＴ　　Ｍ、。

Ｍ、とを含む純ＣＭＯＳ回路により構成されている。ま
た０ＭＯ８−ＮＯＲゲート２１ノの他の例としては第１
０図に示すように、ＮＰＮ）ランジスタＱ＋　＋　Ｑｈ
　抵抗Ｒ，、Ｒ，をさらに含む準ＣＭ０８回路により構
成されることもでき、かかる準ＣＭＯＳ回路はその出力
段がバイポーラ・トランジスタＱ＋　、Ｑｔ　Ｋより構
成され【いるため、出力駆動能力が向上され、伝播ｉ４
延時間の出力負荷容量依存性を小さくすることができる
。

内部論理ブロック２１において、これらの０Ｍ０８、Ｎ
ＡＮＤゲート、０ＭＯ８−ＮＯＲゲートはマスタースラ
イス方式もしくはセミカスタムのゲートアレイ方式に従
って、種々の形ａＫ接続される。

例えば、第１１図に示すように２つの０ＭＯ８・ＮＡＮ
Ｄゲートを組合せることにより又は第１２図に示すよう
に２つの０ＭＯ８−ＮＯＲゲートを組合せることにより
Ｒ−８フリ、プ・フロ、プが構成され、第１３図に示す
ように４つの０ＭＯ８・ＮＯＲゲートを組合せることＫ
よりクロック信号Ｃにより制御されるゲーテイドＲ−８
７リツプ・７０ツブが構成される。

このように、顧客のニーズに対応するマスタースライス
方式もしくはゲートアレイ方式の論理用半導体集積回路
装置ＩＣにおいては、その配線パターンのみを変更する
ことにより入力バッ７ア２０のレベル変換器２０１．２
０２・・・２０ｎの出力と内部論理ブロック２１の種々
のゲート又はインバータの入力との間は種々の形態で接
続され、同様に内部論理ブロック２１の種Ａのゲート又
はインバータの出力と出力バッ７ア２２０レベル変換器
２２１．２２２・・・２２ｍの入力との間は種々の形態
で接続される。

出力バッファ２２は複数の０ＭＯ８−ＴＴＩレベル変換
器２２１．２２２・・・２２ｍを有し、各出力は２０番
端子、２１番端子・・・２９番端子に接続され【いる。

入カパッファ２００レベル変換器２０１，２０２・・・
２０ｎの本質的特徴は、下記の通りである。

（１）　　各レベル変換器２０１．２０２”１０ｎの入
カスレッジ凰ホールド電圧Ｖ１ｔｈ　）ｔ’ｒ　’Ｉ’
　Ｌ　ロー　ｖベル入力電圧０．８ボルトとＴＴＬ、・
イレベル入力電圧２．０ボルトとの間に設定されている
。

（２）その入力端子に供給される入力信号に応答して各
レベル変換器２０１．２０２・・・２０ｎの出力容量Ｃ
ｓの充電又は放電を実行する出力トランジスタはバイポ
ーラ・トランジスタにより構成されている。

さらに、入力バッファ２００レベル変換器２０１゜２０
２・・・２０ｆｌの好しい実施形態上の好適な特徴は下
記の通りである。

（３）上記（２）の出力容量Ｃｓの放電を実行するバイ
ポーラ出力トランジスタＱ、のペースとコレクタとの間
にシ璽ットキー・バリア・ダイオードが接続されている
。

（４）　　各レベル変換器２０１，２０２・　２０１ｍ
の入力端子に供給される入力信号に応答してその出力に
よりバイポーラ出力トランジスタＱ、のペースを駆動す
るための駆動トランジスタＱ、のペースとコレクタとの
間に第２のシ璽ットキー・バリア・ダイオードが接続さ
れている。

（５）各レベル変換器２０１．２０２”ｌＯｎの出力容
量Ｃｓの充電を実行する出力トランジスタもバイポーラ
・トランジスタＱ島により構成されている。

（６）高入力インピーダンスおよび増幅作用とを有する
ＭＯＳ、＜ッファを介して駆動トランジスタＱ。

のペース信号又はコレクタ信号が充電用バイポーラ出力
トランジスタＱｓのペースに伝達される。

（７）各レベル変換器２０１，２０２・・・２０ｎの入
力端子と駆動トランジスタＱ、のペースとの間にはレベ
ルシフト用のシ冒ットキー・バリア・ダイオードＤＩが
接続されている。

（８）各レベル変換器２０１．２０２・・・２０．ｎの
入力端子と駆動トランジスタＱ、のペースとの間にはＰ
ＮＰエミッタ・７オロワ・トランジスタＱ。

とレベルシフト用のＰＮ接合ダイオードＤ！とが接続さ
れている。

第に４図乃至第３１図は、本発明の実施例による入力バ
ッファ２００レベル変換器２０１０種々の回路図を示し
、これら全てのレベル変換器は上記（１）および（２）
の本質的特徴を有している。さらＫ、これらのレベル変
換器は上記（３）乃至（８）の好適な特徴のうち少なく
とも一個を有している。

第１４図のレベル変換器２０１においては、入力端子Ｉ
　Ｎ、はレベルシフト用のシ曹ットキ・バリア・ダイオ
ードＤ、のカンードに接続され、その７ノードは駆動ト
ランジスタＱ、のペースに接続されている。このダイオ
ードＤ、の頭方向電圧Ｖｒは０．３５ボルト乃至０．４
１ボルトに設定される様に、そのバリア金属の種類およ
びバリア面積が定められる。第１５図乃至第３１図のレ
ベル変換器シ萱ットキ・バリア・ダイオードＤ、の順方
向電圧Ｖ、も同様に０．３５ボルト乃至０．４１ボルト
に設定されている。

さらにｍ１４図においては、駆動トランジスタＱ、と放
電用出力トランジスタＱ、とはそのカギ形のベース＃Ｌ
極信号に示されるように、そのペースとコレクタとの間
にはシ１ットキ・バリア・ダイオードＤが接続されてい
る。このようにシ１１７トキ・バリア・ダイオード付き
のクランプド・トランジスタは良く知られているように
、極めて小さい蓄積時間を有する。以下の実施例におい
て、カギ形のベース電他信号を有するトランジスタは、
かかるクランプド・トランジスタであることを示してい
る。尚、放電用出力トランジスタＱ、のペースは、その
ペース電荷放電用の５キロオームの抵抗用０を介して接
地電位点に接続されている。

また、第１４図において、電源電圧Ｖｃｃとシ冒ットキ
・バリア・ダイオードＤ、のアノードとの間には１８キ
ロオームの抵抗Ｒ２１と２キロオームの抵抗Ｒ１１とが
直列接続されている。両抵抗凡、、　、　Ｒ，、の共通
接続点は位相反転器としてのＰチャンネルＭＯ８ＦＥＴ
　　Ｍｐ＋。のゲートに接続され、そのドレインは充電
用出力トランジスタＱ３のペースに接続されている。

さらに、レベル変換器２０１がローレベル出力を発生す
る際に、）ランジスタＱ、を確実にオフさせるため、ダ
イオードＤ、が接続されている。

充電用出力トランジスタＱ、のエミッタにおけるレベル
変換器２０１の出力は出力容量Ｃｓに接続されるととも
に内部論理ブロック２１のＣＭＯＳ・ＮＡＮＤゲート２
１１の入力に接続されている。

また、バイポーラ・トランジスタＱ、、Ｑ。

Ｑ、の各エミッタ面積は１００μ扉乃至１４４μＭに設
定され、さらにこれより小さな面積とすることも可能で
ある。さらに、八４０８　　ＰＥＴの比Ｗ／Ｌは３２／
３乃至６４／３の値とされている。

以上の構成を有する９１４図の実施例においては、下記
の伝播遅延時間およびその出力容量依存性を有すること
が、本発明者により確認された。

ｔ　ｔＨも（ただしＣ５＝ＱｐＦの時）−・１．６　ｎ
＠ｅｃｔ　ＩＩＬＨ（ただしＣ５＝ＯｐＦの時）・・・
５．７ｎｓｅｃＫＨＬ　　　　　　　　　　　　　ＩＩ
ＩＩｊＯ，４ｎ５ｅｃ／ｐＦＫＬＨ＝　０．４　ｎ５ｅ
ｃ／ｐＦ 上記の伝播遅延時間１　ＦＩＬ　ｒ　ｊ　ＰＬＨおよび
出力容量依存性ＫＨＬ　＊　ＫＬＭは、第２図の入力バ
ツ７ア１０の特性と比較し、優れたものであることが理
解できる。

さらに、第１４図のレベル変換器２０１は、下記の理由
により希望の特性を得ることができる。

（１）　　シ冒ットキ・バリア・ダイオードＤ、の頭方
向電圧ＶＦは０．３５乃至０．４１ボルトに設定されト
ランジスタＱ＋　−Ｑ−のベース・エミッタ間電圧ｖＢ
ｌｌｌＶＢｌ！は約０．７５ボルトであるため、レベル
変換器２０１０入カスレツシエホールド電圧Ｖｉｔｈは
下記のよ５に設定される。

Ｖｌｔｈ　ｚ−Ｖ　ｙ　＋　ＶＩＩｌｌ　　＋Ｖａｓｔ
＝１．０９乃至１．１５ボルト （２）レベル変換器２０１の出力容量Ｃｍの放電もしく
は充電を実行する出力トランジスタＱ、　、　Ｑ。

は出力抵抗が小さなバイポーラ・トランジスタにより構
成されているため、スイッチング動作速度もしくは伝播
遅延時間およびその出力容量依存性を小さくすることが
できる。

（３）飽和領域に駆動されるトランジスタＱ、、Ｑ。

の各ベースと各コレクタとの間にはそれぞれシ璽ットキ
・バリア・ダイオードが接続されているため、両ト２ン
ジスタＱ、、Ｑ、かオンからオフにスイッチ動作するに
際し、その蓄積時間を小さくすることができる。

（４）抵抗几１１　＋　’１１の共通接続点の電位が上
昇して位相反転用ＭＯ８Ｆ　ＥＴ　　Ｍｐｔｏ　、充電
用出力トランジスタＱ１がオフするに際して、ＭＯＳＦ
ＥＴ　　Ｍｐ、、のゲートの入力インピーダンスは非常
に高いため、上記共通接続点からＭｐｔｏのゲートに流
入する電流は非常に小さくなる。従りて、ＭＯ８ＦＥＴ
　　Ｍｐｔｏではなくバイポー２・トランジスタにより
て位相反転器を構成する場合と比較すれば、充電用出力
トランジスタＱａをオフからオンヘスイッチするための
動作速度が向上される。

第１５図のレベル変換器２０１は他のＰＮ接合ダイオー
ドＤ、が追加されている点のみが第１４図のものと相違
し、かかるＤ４の追加によりレベル変換器のローレベル
出力電圧をさらに低下することができる。

第１５図のレベル変換器２０１については、その伝播遅
延時間およびその出力容量依存性が、本発明者により下
記の通りｌｉ紹された。

ｔ　Ｐ）ＩＬ　（ただしＣ５＝ＯｐＦの時）”１．８９
ｎｓｅｃｔｓｅｔ、ｕ（ただしＣｓ−０ｐＦの時）”６
．３７ｎｓｅｃＫＨＬ　　　　　　　　　　　　　…０
．４　ｎ５ａｃ／ｐＦＫＬＨ・・・０．４　ｎ５ｅｃ／
ｐＦ さらに、第１５図のレベル変換器２０１におい【も、第
１４図の場合と同じ理由から希望の特性を得ることがで
きる。

第１６図のレベル変換器２０１は駆動トランジスタＱ、
のコレクタ接続方法のみが第１４図のものと相違し、か
かる第１６図のレベル変換器ノ伝播遅延時間およびその
出力容量依存性が下記の通り確認された。

ｔｐｉｕ、（ただしＣ３士ＯｐＰ′の時）・・・１．８
１ｎｓｅｃｔｐＬｎ（ただしＣ５＝ＯｐＦの時戸・・５
．０８ｎａｅｃＫＨＬ　　　　　　　　　　　　　１ｊ
Ｉ０．４　ｎ５ｅｃ／ｐＦＫＬＨロー０．４　ｎ５ｅｃ
／ｐＦ また、第１６図のレベル変換器２０１においても、第１
４図の場合と同じ理由から希望の特性を得ることができ
る。

第１７図の各レベル変換器２０１は位相反転用ＭＯ８Ｆ
ＥＴ　　Ｍｐ、。のドレインと充電用出カド２ンジスタ
Ｑ、のベースとの間に他のＮＰＮトランジスタＱ、が接
続されている点のみが８１５図のものと相違し、かかる
第１７図のレベル変換器の伝播遅延時間およびその出力
容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝＝Ｑｐｐの時）・・・２．
０１ｎｓｅｃＬｐＬＨ（ただしＣ５ｗ０ｐＦの時）　・
・４．３０　ｎａｅｃに、１Ｌｏ１ｏ、４ｎｓｅｃ／ｐ
Ｆ ＫＬＩ（・＝０．４ｎｓｅｃ／ｐＦ 第１８図のレベル変換器２０１においては、トランジス
タＱ、、Ｑ、はシ嘗ットキ・バリア・ダイオード付きの
クランプド・トランジスタであり、放電用出力トランジ
スタＱ１　のベースはさ−スミ荷放電用の５キロオーム
の抵抗ＲＩ０を介して接地電位点に接続されている。ま
た、トランジスタＱ。

のコレクタにはコレクタ電流制限用の２０キロオームの
抵抗Ｒ１１が接続されている。

電源電圧Ｖｃｃとシ■ットキ・バリア・ダイオードＤ、
のアノードとの間には１８キロオームの抵抗Ｒ１，と２
キロオームの抵抗几、ｔとが直列に接続されている。両
抵抗几、１．几９．の共通接続点は充電用出力トランジ
スタとしてのＰチャンネル間Ｏ８ＦＥＴ　　ＭＰ＋＋の
ゲートに接続されている。

また、このＭＰ＋＋の比Ｗ／Ｌは６４／３である、。

かかる第１８図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下肥の通り確認された。

ｔｐｕＬ（ただしＣ５＝ＯｐＦＯ時）　・・・１．９　
ｎ５ｅｃｔｐＬＨ（ただしＣ５＝ＯｐＦの時）　−・・
２，９　ｎ５ｅｃＫＩＬＬ　　　　　　　　　　　　　
　　ｊ−０，４ｎ５ｅｃ／ｐＦＫＬＨ…１．３ｎｓｅｃ
／ｐＦ さらに、第１８図のレベル変換器２０１は、下記理由に
より希望の特性を得ることができる。

（１）第１４図の場合と同様に、レベル変換器２０１０
入カスレツジ１ホールド電圧ｖ＋　ｔｈを１．０９乃至
１．１５ボルトに設定することができる。

（２）レベル変換器２０１の出力容量ＣＳの放電を実行
する出力トランジスタＱ、は出力抵抗の小さなバイポー
ラ・トランジスタにより構成されているため、出力容量
放電時のスイッチング動作速度もしくは伝播遅延時間お
よびその出力容量依存性を小さくすることができる８ （３）　　第１４図の場合と同様に、トランジスタＱ＋
＋Ｑ１．の蓄積時間を小さくすることができる。

第１９図のレベル変換器２０１においては、トランジス
タＱＩ、Ｑ！はシ曹ットキ・バリア・ダイオード付きの
クラ／ブト・トランジスタであり、放電用出力トランジ
スタＱ、のベースはベース電荷放電用の５キロオームの
抵抗几、。を介して接地電位点に接続されている。トラ
ンジスタＱ、のコレクタには８キロオームの負荷抵抗Ｒ
７，が接続され、電源電圧Ｖｃｃとシ１ットキ・バリア
・ダイオードＤ、のアノードとの間には２０キロオーム
の抵抗几、４が接続されている。駆動トランジスタＱ、
のコレクタ信号は充電用出力トランジスタとしてのＮチ
ャンネルＭＯ８ＦＥＴ　　Ｍｎｕのゲートに接続されて
いる１、また、このＭｎＨの比Ｗ／Ｌは６４／３に設定
されている。

かかる第１９図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ｔｐｓｕ、（ただしＣ５＝ＱｐＦの時）　…１．１　ｎ
ａｅｃｔｐＬＨ（ただしＣ５＝ＯｐＦ”の時）　”４．
８ｎｓｅｃＫＨＬ　　　　　　　　　　　　　…０．３
ｎｓｅｃ／ｐＦＫｔ、＋ｉ　　　　　　　　　　　　　
１嘩＃２．０ｎｓｅｃ／ｐ？さらに、第１９図のレベル
変換器２０１は、第１８図の場合と同様な理由により希
望の特性な得ることかできる。

第２０図のレベル変換器２０１においては、トランジス
タＱ、、Ｑ、は同様にクラ／ブト・トランジスタであり
、放電用出力トランジスタＱ１のベースにはベース電荷
放電用の５キロオームの抵抗几、。を介して接地電位点
に接続されている。トランジスタＱ、のコレクタには１
０キロオームの負荷抵抗Ｒ０゜が接続され、電源電圧Ｖ
ｃｃとシ■ットキ・バリア・ダイオードＤ、のアノード
との間には２０キロオームの抵抗几、４が接続されてい
る。駆動トランジスタＱ、のコレクタ信号は増幅用トラ
ンジスタとしてのＮチャンネルＭＯＩ　　ＦＥ　ｊｒ　
　Ｍ　ｎ　Ｉｓのゲートに印加され、Ｍｎ＋ｓ（’）比
Ｗ／Ｌは３２／３に設定され、Ｍｎ＋ｓのドレインには
２０キロオームの負荷抵抗Ｒ８，が接続されている。Ｍ
ｎ＋ｓのドレイン信号は増幅用トランジスタと１．ての
Ｐチャンネル間Ｏ８ｋ”ＥＴ　　Ｍｐ＋ｓのゲートに印
加され、Ｍｐ、、の比Ｗ／Ｌは６４／３に設定され、Ｍ
ｐ、、のドレインには１０キロオームの負荷抵抗かつ充
電用バイポーラ出力トランジスタＱ、のベース電荷放電
用抵抗としての几３．が接続されている。

かかる第２０図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＯｐＦの時ル”２．２ｎｓ
ｅｃｔｐＬｎ（ただしＣ５＝ＯｐＦの時戸゛７．５　ｎ
ａｅｃＫｌ（Ｌ　　　　　　　　　　　　　＝０．４　
ｎａｅｃ／ｐＦＫＬ）Ｉ　　　　　　　　　　　　　・
・・０．４ｎａｅｃ／ｐＦさらに、第２０図のレベル変
換器２０１は、下記理由により希望の特性を得ることが
できる。

（１）第１４図の場合と同様に、レベル変換器２０１０
入カスレツジ、ホールド電圧Ｖｉｔｈを１．０９乃至１
．１５ボルトに設定することができる。

（２）第１４図の場合と同様に、出力容ｊｌＣｍの充放
電におけるスイッチング動作速度もしくは伝播遅延時間
およびその出力容量依存性を小さくすることができる。

（３）第１４図の場合と同様に、トランジスタＱｔ＋Ｑ
、の蓄積時間を小さくすることができる。

（４）駆動トランジスタＱ、のコレクタ電位が上昇して
充電用出力トランジスタＱ、がオフからオンにスイッチ
動作するに際し、増幅用ＭＯ８ＦＥＴであるＭｎｔｓと
Ｍｐ、、とはＱ、のコレクタ電位変化を増幅してＱ、の
ベースに伝達するばかりでハナク、Ｍ２Ｓ　　ＦＥＴ　
　Ｍｎｔｓのグーｈ人力インピーダンスが極めて大きい
ことによりＱ！のコレクタからＱ、のベースへの大きな
ベース電流の直接流入を禁止するため、出力トランジス
タＱ。

のスイッチング速度を向上することができる。

第２１図のレベル変換器２０１においては、Ｑ、。

Ｑ、はクランプド・トランジスタ、Ｄ、はレベルシフト
用のシ鱈ット−ｒ・バリア・ダイオードであり、抵抗垢
＠、現、　、　Ｒ，、はそれぞれ５キロオーＡ、２０キ
ロオーム、８キロオームに設定されてイル。駆動トラン
ジスタＱ、のコレクタ信号は電圧増帳器としての０ＭＯ
８インバータを構成するＰチャンネルＭ０８　　ＦＥＴ
　　Ｍｐ＋ａとＮチャンネルＭＯＢ　　ＦＥＴ　　Ｍｎ
＋４の両ゲートニ印加され、ｐｆｊＭｏ　８　　Ｆ　Ｅ
　Ｔ　　Ｍ　ｐ１４１　Ｍ　ｎｕのドレイン信号は充電
用出力トランジスタとしてのＰチャンネルＭ０８　　Ｆ
ＥＴ　　Ｍｐ＋＋のゲートに印加される。Ｍｐ、４．Ｍ
ｎ＋４＋Ｍ　ｐ＋ｔの各地Ｗ／Ｌはそれぞれ２４／３．
２２／３．６４／３に設定され【いる。

かかる、第２１図のレベル変換器２０１の伝播遅延時間
およびその出力容量依存性が下記の通り確認された。

ｔｐｕＬ（ただしＣ５＝ＯｐＦの時）・・・２．０２ｎ
ｓｅｃｔｐｈｕ（ただしＣｓ　＝　Ｏｐ　Ｆ”の時）”
４．２７ｎａｅｃＫＨＬ　　　　　　　　　　　　−−
・０．４２ｎｓｅｃ／ｐＦＫＬＨ・・・１．３２ｎｓｅ
ｃ／ｐＦ さらに％第２１図の各レベル変換器２０１は、下記の理
由により希望の特性を得ることができる。

（１）第１４図の場合と同様に、レベル変換器２０１の
入力スレッジ、・ホールド電圧Ｖｉｔｈを１．０９乃至
１．１５ボルトＩｃ設定することができる。

（２）　　レベル変換器２０１の出力容量Ｃ３の放電を
実行する出力トランジスタＱ１は出力抵抗の小さなバイ
ポー２・トランジスタにより構成されているため、出力
容量放電時のスイッチング動作速度もしくは伝播遅延時
間およびその出力容量依存性を小さくすることができる
。

（３）第１４図の場合と同様に、トランジスタＱ＋＋Ｑ
、の蓄積時間を小さくすることができる。

第２２図のレベル変換器２０１において）：、Ｑ。

は放電用出力トランジスタとしてのクランプド・トラン
ジスタであり、入力端子ＩＮ、にはレベルシフト用のシ
ｗ＋ｙトキ・バリア・ダイオードＤ。

のカソードが接続されている。Ｄ、のアノードとＱ。

のベースとの間にはレベルシフト用のＰＮ接合ダイオー
ドＤ、が接続され、電源電圧ＶｃｃとＤＩ。

Ｄ、の両アノードとの間には１０キロオームと等しい抵
抗値に定められた抵抗１（＋１６　、Ｒ’ｔｏが直列接
続され、入力端子ＩＮ、とＱ、のベースとの間には、ベ
ース電荷放電用のシ讐ットキ・バリア・ダイオードＤ、
が接続されている。

抵抗几、、　、　Ｒ，。の共通接続点は充電用出力トラ
ンジスタとしてのＰチャンネルＭＯ８ＦＥＴＭ　ｐ、、
のゲートに接続され、Ｍ　ｐ、、の比Ｗ／Ｌは６４／３
に設定されている。

かかる、第２２図のレベル変換器の伝播遅延時間および
その出力容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＱｐＦＯ時）−２，４４ｎ
ｓｅｃｔｐｔ、ｕ（ただしＣａ＝ＯｐＦの時）　−・−
５，４１ｎ５ｅｃＫＨＬ　　　　　　　　　　　　　…
１．０ｎｓｅｃ／ｐＦＫＬＨ−５，３ｎｓｅｃ／ｐＦ さらに、第２２図のレベル変換器２０１は、下記の理由
により希望の特性を得ることができる。

（１）シ震ットキ・バリア・ダイオードＤ１の順方向電
圧ＶＦは０．３５乃至０７４１ボルトに設定され、ＰＮ
接合ダイオードＤ、の順方向電圧Ｖ、は０．７５ボルト
に、トランジスタＱ、のベース・エミッタ間電圧ＶＢｇ
ｌは０．７５ボルトであるため、トランジスタＱ、がオ
ンとなるためのレベル変換器２０１０入カスレツシユホ
ールド電圧■目りは下記のように設定される。

Ｖｉｔｈ＝−Ｖｐｌ＋Ｌｒｓ＋Ｖａａｘ＝１．０９乃至
１．１５ボルト （２）出力容量Ｃ３の放電を実行する出力トランジスタ
Ｑ、は出力抵抗の小さなバイポーラ・トランジスタによ
り構成されているため、スイッチング時間もしくは伝播
遅延時間およびその出力容量依存性を小さくすることが
できる。

（３）トランジスタＱ１はり２ンプド・トランジスタで
あるため、その蓄積時間を小さくすることができる。

第２３図のレベル変換器２０１においては、Ｑ＋＋Ｑ、
はクランプド・トランジスタ、Ｄ、はレベルシフト用の
シ璽ットキ・バリア・ダイオードであり、抵抗几、。、
　Ｒ１４，Ｒ，、はそれぞれ５キロオーム、２０キロオ
ーム、８キロオームに設定されている。駆動トランジス
タＱ、のコレクタ信号は電圧増幅器としてのＣＭＯＳイ
ンバータを構成するＰチャンネルＭＯ８ＦＥＴ　　Ｍｐ
ｒ４とＮチャンネ、ｘｌ（Ｃ８ＦＥＴ　　Ｍｎｔｉの両
ゲートに印加され、両ＭＯ８ＦＥＴのドレイン出力はス
イッチ用のＰチャンネルＭＯ８ＦＥＴ　　Ｍｐ、、のゲ
ートに印加される。Ｍ　Ｒ１４ｔ　Ｍ　ｎ＋４＃　Ｍ　
ｐＩＩ＋の各地Ｗ／Ｌはそれぞれ２４／３．３２／３．
６４／３に設定されている。

Ｍ　ＯＳ　　Ｆ　Ｅ　Ｔ　　Ｍ　ｐ＋　ｓのドレイン出
力は充電用出力トランジスタとしてのバイポーラ・トラ
ンジスタＱ、のベースに印加されている。

かかる、第２３図のレベル変換器の伝播遅延時間および
その出力容量依存性が下記の通り硝關された。

ｔ　ＰＨＬ　（ただしＣ５＝ＱｐＦＯ時）−５，０７ｎ
５ｅｃｔｐＬ）＋（ただしＣ５＝ＯｐＦＯ時）−５，Ｑ
　９　ｎ５ｅｃＫＨＬ　　　　　　　　　　　　　＝０
．４　ｎ５ｅｃ／ｐＦＫＬＨｌ−０，４ｎ５ｅｃ／ｐＦ さらに、第２３図のレベル変換器２０１は、下記理由に
より希望の特性を得ることができる。

（］）第１４図の場合と同様に、レベル変換器２０１０
入カスレツシユホールド電圧ｖｉｔｈを１．０９乃至１
．１５ボルトに設定することができる。

（２）第１４図の場合と同様に、出力容１ｋＣｓの充放
電におけるスイッチング動作速度もしくは伝播）！！延
時間およびその出力容量依存性を小さくすることができ
る。

（３）第１４図の場合と同様に、トランジスタＱ＋＋Ｑ
、の蓄積時間を小さくすることができる。

（４１駆動トランジスタＱ、のコレクタ電位が上昇して
充電用出カド２／ジスタＱ３がオフからオンにスイッチ
動作するに際し、ＣＭＯＳインバータＭ　ｐ、、　、　
Ｍ　ｎ＋４はＱ、のコレクタ電位変化を増幅してＱ、の
ベースに伝達するばかりではなく、ＭＯＳ　　Ｆ’　Ｅ
　Ｔ　　Ｍ　ｌ）＋４　、Ｍ　ｎ＋４のゲート入力イン
ピーダンスが極めて大きいことによりＱ、のコレクタか
らＱ、のベースへの大きなベース電流の直接流入を禁止
するため、出力トランジスタＱ、のスイッチング速度を
向上することができる。

第２４因のレベル変換器２０１は充電用出力トランジス
タＱ、のベース電荷放電用の１０キロオームの抵抗Ｒ１
６がＱ、のベース・エミッタ間に接続されている点のみ
が第２３図のものと相違し、かかる第２４図のレベル変
換器２０１についても、その伝播遅延時間およびその出
力容量依存性が下記の通り確認された。

ｔｐＨｈ（ただしＣ５＝ＱｐＦの時）・・−６，２ｎｓ
ｅｃｔｐＬｎ（ただしＣ５＝ＱｐＦＯ時）・−４，９ｎ
ａｅｃＫＨＬ　　　　　　　　　　　　　　　　Ｉｊｊ
ｏ、４ｎｓｅｃ／ｐＦＫＬＨ・・・０．４ｎｓｅｃ／ｐ
Ｆ さらに、第２４図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることができる
。

８ｇ２５図のレベル変換器２０１は、放電用出力トラン
ジスタＱ、のベース電荷放電回路の抵抗Ｒ３゜が１．５
キロオームの抵抗Ｒ１１＋　、３キロオームの抵抗Ｒ１
，、クランプド・トランジスタＱ６により構成されたア
クティブ・プルダウン回路によりｍ換され、充電用臼カ
ド２ンジスタＱ、のペース電荷を放電するためのシ璽ッ
トキ・バリア・ダイオードがＱ、のベースとＱ、のコレ
クタとの間に接続されている点のみが第２４図のものと
相違し、かかる第２５図についても、その伝播遅延時間
およびその出力容量依存性が下記の通り確認された。

ｔＰＨＬ（ただしＣｓ＝ＯｐＦ　ｆ）Ｒ）　・・・６．
６　ｎ５ｅｃｔｐＬｕ（ただしＣ５＝ＯｐＦの時）　・
・・５．３　ｎ５ｅｃＫＨＬ　　　　　　　　　　　　
　　…０．４　ｎ５ａｃ／ｐＦＫＬＨ…０．４　ｎ５ｅ
ｃ／ｐＦ さらに、第２５図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることができる
。

第２６図のレベル変換器２０１は、第２５図のアクティ
ブ・プルダウン回路Ｒ，，，几、。＋Ｑａ　と同じアク
ティブ・プルダウン回路によって放電抵抗Ｒ１゜が置換
されている点のみが第２４図のものと相違し、かかる第
２６図についても、その伝播遅延時間およびその出力容
量依存性が下記の通り確認された。

ｔ　ＦＩＬ　（ただしＣ５＝ＯｐＦの時）−８，６２ｎ
ｓｅｃｔＰＬＨ（ただしＣ５＝ＯｐＦの時）・−・４，
７ｎｓｅｃＫＨＬ　　　　　　　　　　　　　…０．４
　ｎ５ｅｃ／ｐＦＫＬＨ…０．４　ｎ５ｅｃ／ｐＦ さらに、第２６図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることができる
。

第２７図のレベル変換器２０１においては、ノ（イボ−
２・トランジスタＱ１．Ｑ！、Ｑ、はそれぞれ放電用出
力トランジスタ、駆動トランジスタ。

充電用量カド２／ジスタであり、Ｄ、、Ｄ、はそれぞれ
レベルシフト用のシ冒ット争・バリア・ダイオード、Ｐ
Ｎ接合ダイオードであり、”１４　＋　”１６　＊Ｒ□
、Ｒ□はそれぞれ２０キロオーム、８キロオーム、１０
キロオーム、１０キロオームの抵抗であり、Ｍ　ｐｉｓ
　、　Ｍ　ｎ＋６はそれぞれＰチャンネルＭ０８　　Ｆ
ＥＴ、ＮチャンネルＭＯ８ＦＥ’ｒであり、両”　ｐｉ
ｓ　＋　Ｍ　ｎ　１６の比Ｗ／Ｌはともに３２／３と等
しい値に設定されている。

特に、　Ｍ　ｐＨ＠　、　Ｍ　ｎ、１１　、　Ｑ、　、
　ＱＢが低出力抵抗の準ＣＭＯＳインバータ型の増幅器
である点に特徴がある。

かかる第２７図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ｔｐ＋ｕ、（ただしＣ５＝ＯｐＦの時）”５．４８ｎｓ
ｅｃｔｐｘ、ｎ（ただしＣ５＝ＯｐＦの時）−・・５．
２３ｎｓｅｃＫＨＬ　　　　　　　　　　　　　　・・
・０．３７ｎｓｅｃ／ｐＦＫＬＨ・・・０．３８ｎｓｅ
ｃ／ｐＦ さらに、第２７図のレベル変換器２０１は、下記理由に
より希望の特性を得ることができる。

（１）シ田ットキ・バリア・ダイオードＤ、の順方向電
圧ｖＦは０．３５乃至０．４１ボルト、トランジスｐＱ
ｔのペース・エミッタ関電圧Ｖａｇｚ　ハ０．７５ボル
ト、ＰＮ接合ダイオードＤ、の順方向電圧ＶＦ８は０．
７５ボルトに設定されているため、トランジスタＱｔの
オン・オフ動作に関するレベル変換器２０１０入カスレ
ツシユホールド電圧Ｖｌｔｈは下記のように設定される
。

Ｖｉｔｈ＝Ｖｒｔ＋Ｖａｚｚ＋Ｖｒａ ＝１．０９乃至１．１５ボルト （２）出力容量Ｃｓの放電もしくは充電を実行する出力
トランジスタＱ、、Ｑ、は出力抵抗の小さなバイポーラ
・トランジスタにより構成されているため、スイッチン
グ動作速度もしくは伝播遅延時間およびその出力容量依
存性を小さくすることかできる。

（３）Ｑ＋　ｌＱｔはクランプド・トランジスタである
ため、その蓄積時間を小さくすることができる。

（４）ｆｆｉ動トランジスタＱｔ’のコレクタ電位変化
は準ＣＭＯＳインバータＭＰ＋ｓ　＋　Ｍｎ＋ｅ　ｐ　
Ｑｍ　＊　Ｑ＋により増幅されて出力に伝達されている
ため、出力波形変化速度を向上することができる。

第２８図のレベル変換器２０１は、トランジスタＱｔの
コレクタ負荷が抵抗現。ではなく、ＰＮ接合ダイオード
Ｄ、　、　Ｄ、。と５キロオームの抵抗Ｒ２婁により構
成されている点のみが第２７図のものと相違し、かかる
第２８図のレベル変換器の伝播遅延時間およびその出力
容量依存性が下記の通り確認された。

ｔｐｎＬ（ただしＣ５＝ＯｐＦの時）・−・６．６６ｎ
ｓｅｃｔｐｔ、ｎ（ただしＣ５＝＝ｏｐＦ’の時）・・
４．１６ｎｓｅｃＫＨＬ　　　　　　　　　　　　　＝
０．４２ｎｓｅｃ／ｐＦ’ＫＬＨ…０．３７ｎｓｅｃ／
ｐＦ さらに、第２８図のレベル変換器２０１は、第２７図の
場合と同様な理由により希望の特性を得ることができる
。

第２９図のレベル変換器２０１は、トランジスタＱｓを
確実にオフさせるためのＰＮ接合ダイオードＤ、が接続
され、トランジスタＱ、のベース電荷を放電させるため
のシ嘗ットキ・バリア・ダイオードＤ？が接続されてい
る点のみが第２３図のものと相違し、かかる第２９図の
レベル変換器２０１についても、その伝播遅延時間およ
びその出力容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＯｐＦの時）・・−１，７
２１ｓｅｃｔｐｂｕ（ただしＣ５＝ＯｐＦの時）”５．
４４ｎｓｅｃＫＨＬ　　　　　　　　　　　　・・・０
．３２ｎｓｅｃ／ｐＦＫＬＨ＝−０，２９ｎｓｅｃ／　
ｐＦ さらに、第２９図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることができる
。

第３０図のレベル変換器は、第２９図において抵抗ＲＩ
４が２５キロオームの抵抗Ｒ１，、と５キロオームの抵
抗凡宜、とによって置換され、抵抗Ｒ＋ｓ７！ｌ’比Ｗ
／Ｌが２４／３に設定されたＰチャンネルＭ０８　　Ｆ
ＥＴ　　Ｍｐｌ？によって置換されている点のみが第２
９図のものと相違している。Ｍｐ＋ｔはＱ、の能動負荷
素子として動作するため、増幅器Ｑ＊　＋　Ｍ　ｐＩ？
の電圧利得は極めて大きな値となる。

かかる第３０図についても、伝播遅延時間およびその出
力容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＯｐＦＯ時）・・・２．２
ｎｓｅｃｔｐＬｕ（ただしＣ５＝ＯｐＦの時戸・・５．
２　ｎ５ｅｃＫＨＬ　　　　　　　　　　　　・・・０
．４　ｎ５ｅｃ／ｐＦＫＬＨ，−＝０．３　ｎ５ｅｃ／
ｐＦ さらに、第３０図のレベル変換器２０１は、第２３図の
場合と−１様な理由により希望の特性を得ることができ
る。

第３１図のレベル変換器２０１においては、トランジス
タＱ、、Ｑ、はクランプド・トランジスタ＋Ｑｓは充電
用出力トランジスタ、Ｑ４はＰＮＰエミッタ・７オ胃ワ
・トランジスタ、Ｄ、はレベルシフト用のシ替ットキ・
バリア・ダイオード。

Ｄ、はレベルシフト用のＰＮ接合ダイオード、Ｄ。

はトランジスタＱ、を確実にオフさせるためのＰＮ接合
ダイオード、Ｄａは入力端子の負のノイズをり２ンプす
るためのシ田ットキ・バリア・ダイオードである。抵抗
Ｒ８゜、　Ｒ，、、Ｒ，、はそれぞれ５キロオーム、８
−＋ロオーム、２０キロオームに設定されている。駆動
トランジスタＱ、のコレクタ信号は電圧増幅器としての
ＣＭＯＳインバータを構成するＰチャンネルＭＯ８ＦＥ
Ｔ　　Ｍｐ＋４とＮｆヤｙネルＭ　０８　　Ｆ　Ｅ　′
ｒＭ　ｎ　ｌ　４の両ゲートに印加され、両ＭＯ８ＦＥ
Ｔのドレイン出力はスイッチ用のＰチャンネルＭ　ＯＳ
　　Ｆ　Ｅ　Ｔ　　Ｍ　ｐ＋　ｓのゲートニ印加される
。　Ｍ　ｐＩ４　、　Ｍ　ｎｕ　＋　Ｍ　ｐｕｓの各地
Ｗ／Ｌはそれぞれ２４／３．３２／３．６４／３に設定
されティ口。ｒｖｉｏｓ　　ＦＥＴ　　Ｍｐ＋ｓのドレ
イン出力は充電用出力トランジスタとしてのバイポーラ
・トランジスタＱ、のペースに印加されている。

かかる、第３１図のレベル変換器２０１の伝播遅延時間
およびその出力容量依存性が下記の通り６１１１Ｆ＃Ｍ
された。

ｔｐｏＬ（ただしＣ５＝ＯｐＦの時）　・・・１．９４
〜３．８４　ｎ５ｅｃｔｐＬｏ（ただしＣ５＝ＯｐＦの
時）　・・・４．６４〜５．４４　ｎ５ｅｃＫＨＬ・・
・０．３８　ｎ５ｅｃ／ｐＦＫＬＨ−０，３０ｎｓｅｃ
／ｐＦ さらに、第３１図のレベル変換器２０１は、下記理由に
より希望の特性を得ることができる。

（１）シ盲ットキ・バリア・ダイオードＤ、の順方向電
圧ＶＦＩ０．３５乃至０．４１ボルト、ＰＮ接合ダイオ
ードＤ、の順方向電圧ｖｒｚは約０．７５ボルト、トラ
ンジスタＱＩ　、Ｑｔ　、Ｑ４０ベース・エミッタ間１
１Ｅ圧Ｖ　ＢＥＩ　Ｉ　ＶＢＥ２　＊　Ｖａｇ４ハ約０
．７５ボルトであるため、トランジスタＱ、、Ｑ、がオ
ンとなる入力スレッシェホールド電圧Ｖｉｔｈは下記の
ようになる。

Ｖ　ｉｔｈ　＝−ＶＢｘａ　＋　Ｖｐｚ　＋　ＶＢＥ２
　＋　ＶＢＥＩ＝１．５ボルト （２）出力容量Ｃｓの放電もしくは充電を実行する出力
トランジスタＱ、、Ｑ、は出力抵抗の小さなバイポーラ
・トランジスタにより構成されているため、スイッチン
グ動作速度もしくは伝播遅延時間およびその出力容量依
存性を小さくすることができる。

（３）　　’Ｊ＋　　、Ｑｔはり２／ブト・トランジス
タであるため、その蓄積時間を小さくすることができる
。

（４）　　駆動トランジスタＱ！のコレクタ電位が上昇
して充電用バイポーラ出力トランジスタＱａがオフから
オンにスイッチ動作するに際し、ＣＭＯＳインバータＭ
ｐ！４　＋　Ｍｒｔ１４はＱ、のコレクタ電位変化を増
幅してＱ、のペースに伝達するばかりではなく、ＭＯ８
Ｆ　Ｅ　Ｔ　　Ｍ　ｐ１４９Ｍ　ｎ＋ｉのゲート入力イ
ンピーダンスが極めて大きいことによりＱ、のコレクタ
からＱ、のペースへの大キナペース電流の直接流入を禁
止するとともに、ＭＰ＋ｓの小さなオン抵抗を介してＱ
、のペースにベース電流が供給されるため、出力トラン
ジスタＱ、のスイッチング速度を向上することができる
。第３図には、第１４図、第１９図、第２２図、第３３
図のレベル変換器の伝播遅延時間の出力容量依存性が一
点鎖線により示されており、第１図と第２図の伝播遅延
時間のいずれか一方の出力容量依存性が改善されている
ことが理解できる。

次に１第６図の出力バッファ２２の複数の０ＭＯ８−Ｔ
ＴＬレベル変換器２２１，２２２”・２２ｍについて説
明する。これらのレベル変換器２２１゜２２２・・・２
２ｍの本質的％徴は下記の通りである。

以下余白 （１）　　各レベル変換器２２１．２２２・・・・・・
２２ｍの入力スレッシュホールド電圧ＶｉｔｂｉｔＣＭ
Ｕ８゜−レベル出力電圧０．６ボルトのハイレベル出力
電圧４．４ボルトとの間に設足されている。

（２）その入力端子に供給される入力信号に応答（７て
各レベル変換器２２１．２２２・・・・・・２２ｍの出
力負荷谷７７　Ｃｘの放電を実行する出力トランジスタ
はバイポーラ・トランジスタにより構成されている。

さらに、出力バッファ２２０レベル変換０２２１．２２
２・・・・・・２２ｍの好ましい実施形態上の好適な特
徴は下記の通りである。

（３）放電用出力トランジスタＱ、。のペースを駆動す
る。駆動トランジスタＱＩＩのペースと内部ｂｍブロッ
ク２１の出力との間には高入力インピーダンス回路が接
続されている。

（４）　　上記（３）の高入カインービーダンス回Ｍは
内部論理ブロック２１の複数の出力信号を論理処理する
機能を有する・ （５）放電用出力トランジスタＱ＋ｏと駆動トランジス
タＱ＋ｔとは、シ璽ットキ・バリア・ダイオード付きの
クランプド・トランジスタにより構成されている。

（６）　　出力負荷容１ｉｃｘを充電する出力トランジ
スタＱ１１はバイポーラ・トランジスタにより構成され
ている。

（７）制（１ｉ４１倍号に応答して放電用出力トランジ
スタＱ＋ｏと充電用出力トランジスタＱ’Ｈとを同時に
オフすることにより出力端子（ＪＬＩＴ、をフローティ
ｙり状ｆｌｉｃｍ　コントロールする機能を有する。

（８）　　レベルに換５２２１　、２２２−”２２ｍは
、オープン・コレクタ出力形式となっている。

第３２図乃至第３４図および第３６図は、本発明の実施
例による出力バッファ２０のレベル変換器２２１の種々
の回路例を示し、これら全てのレベル変換器は上記（１
）および（２）の本質的特徴を有している。さらに、こ
れらのレベル変換器は上記（３）乃至（８）の好適な特
徴のうち少なくとも一個を有している。

第３２図のレベル変換器２２１において％ＱＩ。

は出力負荷容１１　Ｃｘ　’に放電する几めの出力トラ
ンジスタ、ＱｕｔｉＱ＋。を駆動するための駆動トラン
ジスタ、Ｑｌｌは出力負荷容ｉＣｘを充電するための出
力トランジスタ、Ｑ□はＱＣｓのコレクタ信号変化をＱ
　＋　ｔのベースに伝達するための電流増幅トランジス
タ、凡ｓｏ　ｅ　Ｒａｉ　ｓ　Ｑ１０はＱｉｏのべ、−
スミ荷を放電するためのアクティブ・プルダウン回路。

Ｑ４はマルチ・エミッタ・トランジスタ、　Ｒ，ｔはＱ
　１．のコレクタ抵抗、Ｒ８３はＱＣｓのベース電荷を
放電させるための抵抗、Ｄ、。はＱｌｌのベース電荷を
放電させるためのシ曽ットキ・バリア・ダイオード、几
５ａＩｒｉＱ＋ｔ　＊　Ｑｔｓのコレクタ電流を制限す
るための抵抗、Ｒ□ＶｉＱ　＋　ａのベース抵抗である
。

さらに、内部論理ブロック２１のＰチャンネルＭＯ８Ｆ
ＥＴ　Ｍ、、Ｍ、とＮチャンネルＭＵＳＦＥ’ｌ’Ｍ、
、Ｍ４とにより＃４成された０ＭＯ８・ＮＡＮＤゲート
２１１の出力はマルチ・エミッタ・トランジスタＱ　ｒ
　ｓの第１エミツタに印加され、０ＭＯ８−ＮＡＮＤゲ
ート２１２の出力はＱＣｓの第２エミツタに印加され、
０ＭＯ８−ＮＡＮＤゲート２１３の出力はＱ　ｓ　ａの
第３エミツタに印加されている。従って、レベル変換器
２２１はレベル変換機能を有するだけでなく、３人力Ｎ
ＡＮＤゲートとしての論理処理機能を有する。

さらに、第３２図のレベル変換器２２１は、下記の理由
により希望の特性を祷ることができる。

（１）トランジスタＱ１．のベース・エミ、り間を圧Ｖ
Ｂｇ１５は約０，７５ボルト、Ｑ４のベース・コレクタ
間の電圧Ｖ８Ｃは約０．５５ボルト、トランジスタＱ、
。、Ｑｌｌのベース・エミッタ間電圧ＶＢｇｌＯＶＢＥ
ＩＩはそれぞれ約０．７５ボルトである几め、レベル変
換器２２１の入力スレッジ、ホールド電圧■目ｈｉｊ下
記のように設定される。

Ｖｉ　ｔｈ＝−Ｖａｇｔｓ　＋Ｖｎｃｌｓ　＋Ｖ８Ｅ１
１　＋ＶＢＩＣ１０＝−０，７５＋０．５５＋０．７５
＋０．７５＝１．３ボルト （２）レベル変換器２２１の出力負荷容量ａＸの放電も
しくは充電を実行する出力トランジスタＱ、。。

ＱＣｓは出力抵抗の小さなバイポーラ・トランジスタに
より構成されている比め、スイッチング動作速度もしく
は伝播遅延時間およびその出力容量依存性を小さくする
ことができる。

（３）トランジスタＱ＋ｏ　＊　Ｑｕ　＋　Ｑｔｍ　＋
　Ｑ１０　ｅ　ＱＣｓはクランプド・トランジスタであ
るため、その蓄積時間を小さくすることができる。

（４）　　マルチ・エミッタ・トランジスタＱ１．は論
理処理機能を有しているので、マスタースライス方式又
はゲートアレイ方式の論理用半導体集積回路装置１ｃの
設計自由１度が向上する。

しかしながら、かかる！３２図のレベル変換器２２１に
おいては、ＣＭＵＳ−ＮＡＮＤゲート２１１の出力がロ
ーレベルの場合には抵抗几ｓｏ　＊　ＱＣｓのベース・
エミッタ接合を介して電源電圧Ｖｃｃから０ＭＯ８−Ｎ
ＡＮＤゲート２１１の出力に０．４ミリアンペアという
大きな電流が常に流れこむため、０ＭＯ８・ＮＡＮＤゲ
ート２１１のＮチャンネルＭＯ８ＦＢＴＭ、、Ｍ、（Ｄ
比Ｗ／Ｌｌ　１００／３と大きな値としてオン抵抗ＲＯ
Ｍを小さな値としなけれはならない。これは集積回路装
置ＩＣの集積密度の低下をも念らすげかりでなく、両Ｍ
ＣＪ８ＦＥ’ｌ［’Ｍ、、Ｍ、のゲート容量も増大する
念め、０ＭＯ８・ＮＡＮＤゲート２１１のスイッチング
速度が低下するという問題が本発明者の検討により明ら
かとされた。

Ｎｇ３３図は、上記間′ＩＡを解決するため九開始され
たレベル変換器２２１の回路図を示し、第３２図のマル
チ・エミッタ・トランジスタＱ４は下記に説明する高入
力インピータンス（ロ）路によって置換されている。

すなわち、第３３図においてかかる晶入力インピータン
ス回路はＰＮＰ入力入力トランジスタワ３Ｑ、、、ＮＰ
Ｎエミッタ・フォロワ・トランジスタＱ１６＊シ、ット
キ・バリア・ダイオードＬ）、、、Ｌ）、！。

抵抗孔、。、Ｒｏ、几、ｓ’ｌｃよって溝底されている
。

さらにレベル変換器２２１は、ＰＮＰ）ランジスタＱ、
。、ＮＰＮ　トランジスタＱ１６．ＰＮ接合ダイオード
Ｄ、４．抵抗Ｒ１ＶＣよって構成されるとともに出力端
子ＯＵ　’ｌ’　、をフローティング状態に制御する九
めの制御回路を含む。

この制御回路のＰＮＰトランジスタＱ、。のベースは、
内部′ｆｍ埋ブロブロック２１内チャンネルＭ（ＪＳｌ
ｉ”ＥＴＭ、とＮチャンネルＭＯ８ＦＥ’ｌ’Ｍ。

とＫよって構成されたＣＭ（Ｊ８−ＮＡＮＩ）ゲート２
１１のイネーブル信号ＥＮＶｃよって駆動される。

面、かかる０ＭＯ８−ＮＡＮＩ）ゲート２１１の入力に
は反転イネーブル信号ＥＮが印加されている。

さらに、この制御回路がレベル変！２！器２２１に付加
されたために、上述の高入力インピーダンス回路にさら
ＫＰＮ）’入力トランジスタＱ１．とショットキ・バリ
ア・ダイオードＤＩ３とが付加されている。

従って、イネーブル信号ＥＮがローレベルトするとレベ
ル変換器２２１のトランジスタＱ＋ｏ　＊　Ｑ、＋ｔ　
。

Ｑ＋！　＋　ＱＣｓが同時にオフになるため、その出力
端子ＯＵＴ、ｉフローティング状態となる。

一方、イネーブル信号ＥＮがハイレベルとなると、レベ
ル変換器２２１は２人力ＮＡＮＤゲートと［２ては論理
処理機能も同様に有しているため、集積回路装置ＩＣの
設計自由度が同上する。

さらに１シ璽ツトキ・バリア・ダイオードＤＩｌ　＃Ｄ
Ｉ！＋ＤＩ３の順方同電圧ｖＦｉｌ　＋　■ＦＩＺ　＊
　ｖ７１３　　は０．３５乃至０．４１ボルト、ＰＮＰ
入力トランジスタＱｌ？　＋　ＱＣｓ　＋　ＱＣｓのベ
ース・エミッタ間電圧Ｖｓｚｌｒ　ｒ　ＶＩＩＩｇｘｓ
　＋　ＶＢＥＩＩＩ　ｔｒｉ約０．７５　ホｈ　ト、　
Ｎ　ＰＮトランジスタＱ＋ｏ　＊　Ｑ＋＋　ｒ　ＱＣｓ
のベース・エミッタ間電圧Ｖａｇｘｏ　＊　Ｖ＠ｇｏ　
ｐ　Ｖｓｇｔａｔ’！約０．７５　Ｍルトであるため、
例えばＰＮＰ　トランジスタＱｌ？のベースに印加され
る０ＭＯ８−ＮＡＮＩ）ゲート２１１の出力電圧に関し
てトランジスタＱ、。、Ｑ、。

がオンとなる入力スレッシュホールド電圧ｖｉｔｈは下
記のようになる。

Ｖｉｔｈ＝　−ＶＢＥＩ？　＋Ｖａｇｔａ　＋ＶＢＥ１
１　＋Ｖａｇｌ。

＝１．５ボルト さらに、出力負荷″”８量Ｃｘの放電もしくは充電を実
行する出力トランジスタＱ、。、Ｑ、ｔは出力抵抗の小
さなバイポーラ・トランジスタにより構成されているた
め、スイッチング速度も【７くは伝播遅延時間およびそ
の出力容量依存性を小さくすることができる。ま次、ト
ランジスタＱ、。＋’Ｑｏ＊Ｑｓｓ　＋　Ｑ１０　＋　
Ｑ＋ａｔｉクランプド・トランジスタであるため、その
遅延時間を小さくすることができる。

しかしながら、第３３図のレベル変換器２２１において
も同様に％ＣＭＯＳ・ＮＡＮＤゲート２１１の出力がロ
ーレベルの場合に、ＰＮＰ入力トランジスタＱｌ？のベ
ースから無視できない電流がこのゲート２１１の出力に
流れ込むため、上述の問題が完全には解決できないこと
が本発明者の検討により明らかとさオした。

第３４図はかかる問題をほぼ完全に解決するなめに最終
的に解決されたレベル変換器２１１を示し、第３２図の
マルチ・エミッタ・トランジスタＱ　＋　ｓ　Ｆｉ下記
に説明するようｉｃＭＯ８ＦＥＴＩ／Ｃよって構成され
次高入力インピーダンス回路によって置換されている。

す々わら、ｍ３４図においてかかる高入力インピーダン
ス回路はＮチャンネルＭＯ８ＦＥＴＭ、。

Ｍ、、、Ｍ、、、ＰＮ接合ダイオードＤ１．にょって構
成されている。Ｍ、１．　ＭＢ、Ｍ、３のドレイ゛ン・
ソース径路は並列接続され、各ゲートは内部論理ブロッ
ク２１のＣＭＯＳ−ＮＡＮＤゲート２１１，２１２゜２
１３にそれぞれ接続され、塘たこれらのドレイン・ソー
ス径路にはＰＮ接合タ゛イオードＤＩ４が直列に接続さ
れている。

１札抵抗Ｒ３６、Ｒ１１ｅ几１！　＋　ＲＩＩ　＋　’
ＬＨ＊　Ｒｒｍｓは、それぞれ２キロオーム、４キロオ
ーム、１０キロオーム、４キロオーム、５０〜７５オー
ム、１６キロオームに設定されている。トランジスタＱ
、。。

Ｑｕ　＋　Ｑｔｓ　＋　Ｑ１０の各エミッタ面積は、そ
れぞれ、６７２　μｒｒｆ、　１３２　μｒｒｆ、　３
６３μｍ’、　１８７．ｕｒｎ”。

２４２　μｒｎ”ｌｃ役足すれテイル。

さらに、かかるレベル変換器２２１においてはその論理
処理機能をさらに同上するため、駆動トランジスタＱｌ
ｌと同一エミツタ面績を有する第２駆動トランジスタＱ
、ｏがＱｌｌと並列に接続され、上記高入力インピーダ
ンス回路と同様ＫＮチャンネルＭＯ８ＦＥＴＭ、、、Ｍ
、、、Ｍ、、、ＰＮ接合ダイオードＬｌ、、、抵抗Ｒ１
，により構成された第２高入力インピーダンス回路を構
成し、このレベル変換器２２１を６人カコンプレックス
・ゲート回路としての論理処理機能を有している。

さらに、このレベル変換器２２１には、内部論理ブロッ
ク２１からローレベルのイネーブル儒号ＥＮが供給され
７？：場合に、その出力端子０υＴｌを７０−ティング
状態に制御する九めの制御回路が同様に付加されている
。この制御回路は、ＮチャンネルＭ０８ＦＥＴＭｌテ、
トランジスタＱ□。

Ｑｔｓ　＋　Ｑｔｓ　＊抵抗Ｒ，ｏ、　Ｒ４，、几４１
　＊　Ｒ４１ｅシロットキ・バリア・ダイオードＤ、・
ｅ　ＤＩ？　ｅ　Ｄ１８　＊Ｄ、、Ｉｃよって構成され
ている。

さらに、Ｒ３４図のレベル変換器２２１においては、６
つのＭＯ８ＦＥＴＭ、、・・・・・・Ｍ、６の各ゲート
における入力スレッジ１ホールド電圧をＣＭＯＳローレ
ヘル出力電圧０．６ボルトと０Ｍ０８ハイレベル出力電
圧４．４ボルトとの間の中間値２．５ボルトに設定する
九め、Ｍｏ・・・・・・Ｍ、。の比Ｗ／Ｌは下記の如く
設定されている。尚、この時、Ｍｌｍ・・・・・・Ｍ３
．のしきい値電圧ＶＴＨは約０．７５ボルトに設定され
、ＰＮ接合ダ、イオードＤＩ４の順方向電圧ＶＦ１４は
０．７５ボルトに設定され、またＭｌｌ・・・・・・Ｍ
Ｉ、のチャンネル・コンダクタンスβ。Ｈｓｏｘｌｏ−
’［１／オーム］に設定されている。

ＭＯ８ＦＩＥＴＭ１１のみがオンしている場合ｔ−考え
、そのゲート電圧ＶＸ、ゲート・ソース間電圧■Ｇ８＃
ドレイン電流ＩＤｅ　　ドレイン電圧Ｖｙ等について計
算する。尚、この時Ｍ、は飽和領域にバイアスされてい
るものと考える。

Ｖｘ＝Ｖｏｓ　＋　ＶＦ１４　　　　　　　　　　　　
・・・（１）ｖｙ”’ｖｃｃ−凡ａｓ’Ｉり （１）式と（２）式より、 ・・・（３） Ｖｙ＝Ｖａｇｌｌ＋Ｖａｇｔ。

（３）式と（５）式とから、 ・・・（５） （４）式と（６）式より、 Ｌ　　　　　　　Ｒｓｓ　　　　　　Ｉｎ　（ＶＸ−Ｖ
Ｆ１４−ＶＴＨ）”・・・（７） Ｖｃｃが５ボルト＋ｖｆｌＥ１１とＶｌ）ＥＩＯとが０
．７５ボルト、Ｒ８，が１６キロオーム、β０が６０　
Ｘ　１０−”［１／オームコ、ＶＸが２．５ボルト＊　
ＶＦ１４が０．７５ポル）’＋ＶＴＲが０．７５ボルト
の条件を上記（７）弐に入れると、 ところで、Ｖｘが上昇することによりＶｙが低下し、ト
ランジスタＱ＋ｏ　＊　Ｑｌｌがオフとなることに対応
するＶＸが入カスレ、シ、ホールド電圧として考えられ
る。

トランジスタＱ１゜、Ｑ、がオフとなるドレイン電圧Ｖ
Ｙは、下記のように求められる。

Ｌ　　　　１６Ｘ１０”　　　　　６０　　　（２５−
０，７５−０，７５）”１重 ＝−ＸＩＯ” ＝７．２９−− かくして、Ｍｌ、・・・・・・Ｍ２．の比Ｗ／Ｌは２２
／３に設定することにより、レベル変換器２２１の入力
スレッシュホールド電圧を２．５ボルトに設定できる。

以上の構成を有する第３４図の実施例においては、下記
の伝播、！姑時間およびその出力′４盪依存性を有する
ことが本発明者により確認された。

ｔｒＨｂ　（ただしＣ５＝＝ＯｐＦの時）　＝　８．８
ｎｓｅｃ＠ｐｘｕ　（ｐだしＣ５＝＝ｐＦＯ時）　＝−
・・・７．８　ｎ５ｅｃＫＨＬ　　　　　　　　　　＝
　０；　１１　ｎ５ｅｅ　／　ｐＦＫ　ＬＨ−＝・０；
　０１　ｎ５ｅｃ　／　ｐ　Ｆ第５図には、第３４図の
実施例のレベル変換器の伝播遅延時間の出力負荷容量依
存性が一点鎖線により示されており、第１と第２の伝播
遅延時間１ＰＨＬ　、　１ＰＬＨのそれぞれの出力容量
依存性ＫＨＬＫＬＨが改善されていることが理解できる
。

首穴、第３４図のレベル変換器２２１Ｆｉ、下記の理由
により希望の特性を得ることができる。

（１）　　上述し念如＜、トランジスタＱ、。＋（Ｊ＋
＋のペース・エミッタ間電圧ｖａｇｌｏ慶ＶＢＩＩＩＫ
関し１電源電圧Ｖｃｃ＋抵抗ｉｔ、、、ＭＬＪ８ＦＥ’
ｌゝＭ、１−・ＭＢのチャンネル・コンダクタンスβ。

およびしきい値電圧■ＴＨｅタイオードＤ１４の順方向
電圧ＶＦ１４に対応り、テ、Ｍｏ　８　Ｆ　Ｅ　’Ｉ’
Ｍ、、　・Ｍ、、Ｏ比、Ｗ／Ｌを設定することにより、
レベル変換器２２１の入力スレッジ、ホールド電圧を０
．６ボルトと４．４ホルトの間の２．５ポル）Ｋ設定す
ることができる。

（２）出力負荷容量Ｃｘを放電と充１！を実行する出力
トランジスタＱ＋ｏｔＱ＋＋は出力抵抗の小さなバイポ
ーラ・トランジスタにより構成されているため、スイッ
チング動作速度もしくは伝播遅延時間およびその出力容
量依存性を小さくすることができる。

（３）［動トランジスタＱＩｌのベースと内部論理ブロ
ック２１の出力との間べはＭ（Ｊ８ＦＥＴＭ、、によ１
゛す＋＃＊された高入力インピーダンス回路が接続され
ているため、Ｍ０８ＦＥＴＭ、、のゲートから内部論理
ブロック２１の０ＭＯ８・ＮＡＮＤゲート２１１の出力
に流入する電流を無視できるレベルまで低減することが
でき、０ＭＯ８−ＮＡＮＩＪゲート２１１のＮチャンネ
ルＭ０８ＦＥＴの比Ｗ／Ｌの著しい増大を防止すること
ができる。

（４）高入力インピーダンス回路のＭＯＳＦＥ’ｒＭ、
、。

Ｍ、、、Ｍ、、は３人力Ｏル論理ｔ−裏行するため、レ
ベル変換器２２１のＭｌ理処理機能が向上する。

（５）２つの駆動トランジスタＱ１１　＋　Ｑ＊。もＡ
ＮＤ論理を実行する念め、レベル変換器２２１のＭ理処
理機能がさらに同上する。

（６）トランジスタＱ＋ｏ　＋　（Ｊ＋ｓ　＋　Ｑｕ　
＋　Ｑ１０　＊　Ｑ＊。

はクランプド・トランジスタであるため、その蓄積時間
を小さくすることができる。

（７）イネーブル信号ＥＮをローレベルとすることによ
ｐレベル変換器２２１の出力トランジスタＱ＋ｏｅＱ　
ｓ　ｔが同時にオフとなって出力端子ＯＵＴ、が７０−
テインク状態となり、この出力端子ＯＬｌ’ｌｒ。

と他の火水しない論理回路の出力端子とを接続した並列
運転に際し、この出力端子ＯＵＴ、の信号レベルを内４
ｍｍズブロック１の出力と無関係とすることができる。

第３６図は本発明の他の実施例によるレベル変換器２２
１の回路例を示し、その出力端子ａｕ’ｒ。

はオープン・コレクタ出力形の他のＴＴＬレベル論理用
半導体集積回路装置Ｉｅ／の出力端子と共通接続され、
この共通接続点は２キロオームの負荷抵抗Ｒ１゜０を介
して５ボルトの電源電圧Ｖｃｃに接続されている。

オープン・コレクタ出力形のＴ　’１’　Ｌレベル回路
装置ＩＣ’は、特に駆足されないが、シｗｙトキ・バリ
ア・ダイオードＤＩ　＋　Ｄｔ　＊　　ｐｓ、マルチ・
エミッタ・トランジスタＱ４０１クランプド・トランジ
スタＱ４ｓ乃至Ｑ４４．抵抗Ｒ４゜乃至几、４．ＰＮ接
合ダイオードＤ４によりｐＩ成されている。し、かじ、
出力トランジスタＱ　４ｍのコレクタはオープン・コレ
クタ出力として出力端子としての４３番端子に接続され
る一方、回路装置ＩＣ／の内部においてはいかなる回路
素子も電＃電圧Ｖｃｃと出力トランジスタＱ４ｍのコレ
クタとの間に接続゛されていない。

第３６図のレベル変換器２２１においても１回路装置Ｉ
Ｃの内部においていかなる回路素子も電６１［圧Ｖｃｃ
と出力トランジスタＱ１゜のコレクタトの間に＠続され
ていない点を除けば、第３４図のレベル変換器２２１と
全く同様に形成されている。

かくして、（ロ）略装置１１Ｃの出力端子と回路装置Ｉ
Ｃ’の出力端子とは、いわゆるワイヤード・ＯＢ回路の
形態に接続されている。また、イネーブル信号ＥＮをロ
ーレベルとすることによシレベル賢換器２２１の出力ト
ランジスタＱ＋ｏを強制的九オフせしめ、出力端子ＯＵ
Ｔ、のレベルを内部論理ブロック２１の出力と無関係に
することができる。

第３７図は、本発明の実施例による論理相半４休集Ｍ（
ロ）略装置ＩＣの半導体チップ表面における各回路ブロ
ックのレイアウトを示している。

半導体チップ３００の中央部Ｃｆ１Ｌ？ｆｌｌｌ。に囲
まれた領域）には０Ｍ０８回路（純ＣＭＯＳ回路、又は
準ＣＭ０８回路）Ｋよって構成され゛た内部論理ブロッ
ク２１が配線され、半導体チップ３００の上辺部（破ｔ
ｉｌｔｓ　によって囲まれｔ領域）Ｋは＄３１図の入力
レベル変換器（内部がｆＲ？ｓを施された三角形で示す
）が複数個さらに＃！３４図の出力レベル変換器（内部
が白の三角形で示す）が複数個それぞれ交互に配置され
、同様に半導体チップ３００の右辺Ｓ（破線！、によっ
て囲ま、れた領域）、下辺部（破線１．によって囲まれ
次領域ル左辺部（破線！４によって囲まれ之領域）Ｋは
それぞれ第３１図の入力レベル変換器が複数個さらに第
３４因の出力レベル変換器が複数個交互に配置されてい
る。

上辺部！１の上には入力レベル変換器の個数に対応し念
個数の入力用ポンディングパッド（太い実線の四角形で
示す）と出力レベル変換器の個数に対応した個数の出力
用ポンディングパッド（細い実線の四角形で示す）とが
配置され、各入力レベル変換器の入力部は各入力用ポン
ディングパッドと対面し、各入力レベル変換器の出力部
は内部？ＩＩｌ理ブロツブロック対面し、各出力レベル
変換器の入力部は内部論理ブロック２１と対面し、谷出
カレベル変換器の出力部は各出方用ボンディングバット
と対面している。

右辺［、の右の複数の人力用ボンデインクパッドと複数
の出力用ポンディングパッド、下辺部！、の下の複数の
入力用ポンディングパッドと複数の出力用ポンディング
パッド、左辺部！、の左の複数の人力用ポンディングパ
ッドと複数の出力用ボンデインクパッドは、上辺ｓｌ、
の場合と同様に配置されている。

右辺部り、下辺部１ｓｐ　　左辺ｓ１４内の入力レベル
変換器の人・出力部の方位と出力レベル変換器の入・出
力部の方位とはそれぞれ、上辺ｓｌ。

の場合と同様である。

［源電圧Ｖｃｃを供給するｔめの電源用ボンデインクパ
ッド３１ｊ半導体チクプ３００の四つのエッチ部のうち
少なくともひとっに配置され、接地電位点に接続するた
めの接地用ポンディングパッド３１ｔ：ｌ上記四つのエ
ッチ部のうち少なくともひとつに／！ｃ！置されている
。

かかる第３７図に示し念レイアウトの半導体チップ３０
０の裏面は、第３８図の金属リードフレームＬ、のタブ
リードＬＴの表面に物理的かつ電気的に密着して接続さ
れる。

第３８図のリードフレームＬＦにおいては、このリード
フレームＬ、は半導体チップ３００の右上部に対応した
リード部分ＬＩ−７−Ｌ１６．わく部分Ｌｏ。

斜線を付し念ダム部分ＬＤを有している。しかし、実際
は半導体チップの右下部、左下部、左上部に対応した部
分についてもこれと同様であるため、リードフレームＬ
Ｆは斜ｌｆＭを付したダム部分によってわく部分ＬＯＩ
　　リード部分り、〜Ｌ６４．タブリードＬＴが互いに
連結された構造の金属被加工薄板である。

半導体チップ３００の裏面がタブリードＬＴの表面に接
続された後忙、下記のボンディングワイヤ（例えば金線
又はアルミニウム線など）の配線が行なわれる。

市販゛のワイヤボンデイン装置ｅｌ？用いる仁とＫより
、ワイ・アノ口により電源用ポンディングパッド３０と
リード部分Ｌ１４とが電気的に接続され、さらに順次し
て、ワイア１．により入力用パッドとリード部り、とが
、ワイアノ、により出力用バ。

ドとリード部分り、とが、ワイアｌａ　により入力パッ
ドとリード部分り、とか、ワイアＪ＊により出力用パッ
ドとリード部分１６とが、ワイアｌＩ。

によｐ入力用パッドとリード部分り、とが、ワイア１．
ｔにより接地用ポンディングパッドとタブリードＬＴと
の間がそれぞれ電気的に接続される。

上述のワイアの配縁が完了しｔ後のリードフレームＬ、
と半導体チップ３００とは樹脂封止用の金型に納入され
、リードフレームＬ、のタ°ム部ＬＤの内側に液状の樹
脂が注入される。かかるダム部り。

はその外部に樹脂が流出することをさ筐たげる。

かかる樹脂が固化し次後、一体の構造となったリードフ
レームＬ、と半導体チップ３００と樹脂とは金型から取
ｐ出され、さらに７レス機械婢によってダム部ＬＤを除
去することにより各リード部分り、〜Ｌ１１４の間が電
気的に分離されることができるＯ 同化樹脂の外部に突出した各リードＬ、〜Ｌ６４は必要
に応じて下側に１けられ、第３９図の完成図に示すよう
に樹脂３０１によりて封止された論理用半導体集積回路
装置ＩＣが完成する。同因に示すように、かかる回路装
置ＩＣ＃′ｉ半導体チッグ３チッより発生する熱を封止
構造外部に積極的に逃がすための特別な放熱フィンを具
備していない。

もし、かかる放熱フィンを取りつけると、回路装置１ｃ
のコストが不所望に増大する。

また、半導体チップの封止方法としては、上述の樹脂封
止方法のほかに、セラミック封正方法と金属ケースを用
いる方法が考えられるが、回路装ｆｉｔＩＣのコストの
点から考えると、上述の樹脂封止方法が最も有利である
。

第３７図乃至第３９図の図面を用いた実施例による論理
用半導体ｉＡ積回路装置ＩＣにおいては、入力バッファ
２０としての入力レベル変換器２０１゜２０２・・・・
・・２０ｎの総数が１８〜５０．内部論理ブロック２１
としてのＣＭＯＳゲート２１１゜２１２・・・・・・２
１１！の総数が２００−１５３０．出力バッファ３０と
しての出力レベル変換器２２１゜２２２・・・・・・２
２ｍのｍ数が１８〜５０と半導体チップ３００が大規模
半導体集積回路装置となっているＫもかかわらず、下記
の理由によＶ回ＭＩ装置Ｉｃを放熱フィン・レス構造と
することができた。

すなわち、内部論理ブロック２１としての各０Ｍ０８ゲ
ート２１１．２１２・・・・・・２１１のゲート当たり
の消費電力は０．０３９ミリワツトと也めて小さいなめ
、ゲート数２００〜１５３０の内Ｓ論理ブロック２１全
体の消費電力は７．８〜５９．６７ミリワツトと極めて
小さい。第３１図の実施例による入力バッファ２０とし
てのも入力レベル変換器２０１．２０２・・・・・・２
Ｏｎは多くのバイポーラ・トランジスタを含んでいるの
で、各変換０１個当りの消費電力は２．６ξリワツトと
大きく、変換器数１８〜５０の入力バッファ２０全体の
消費電力＃Ｐｉ４６．８〜１３０ミリワットと大きい。

第３４図の実施例による出力バッファ２０としての各出
力レベル変換器２２１．２２２・・・・・・２２ｍも多
くのバイポーラ・トランジスタを含んでいるので、各変
換器１個当りの消費電力は３．８ミリワツトと大きく、
変換器数１８〜５０の出力バッファ２２全体の消費電力
は６８．４〜１９０　ミＩＪワットと大きい。

上述のデータから、変換器数１８の人力バッファ２０．
ゲート数２００の内部論理ブロック２１゜変換器数１８
の出力バッファ２２０回路装置ＩＣにおいては、第３７
図の半導体チップ表面の中央部１ｏでは全体の６．４パ
ーセントの熱が発生されるのに対し、較辺部１ｒ、ｌ＊
−／ｓ、Ａ！４合計で９３．６パーセントの熱が発生さ
れる。

また、変換器５０の入力バッファ２０．ゲート数１５３
０の内部論理ブロック２１．変換器数５０の出力バッフ
ァ２２の回路装置ＩＣにおいては、ＭＢ２図の半導体チ
ップ表面の中央部１ｏでは全体の１５．８パーセントの
熱が発生され、各辺部Ｉｔ　−Ａ’ｔ　−１ｍ−１４合
計で８４．２パーセントの熱が発生される。

ところで、第３７図に示すようＫわずかの熱を発生する
内部論理ブロック２１はテラ１の中央部ｔｏ　に配置さ
れ大量の熱を発生する入カバッフア２０と出力バッファ
２２とはチップの各辺部石。

１＊ｅｌｓｍ　ノ４に配置される比め、第３８図から各
辺部ノＨｒｌｔｅ１ｍｍ１４の大量の熱はタブリードＬ
Ｔと接地用リードとしてのリード部分Ｌｉを介して回路
装＃、、ｌＣの外部（１１！に１リント基板ＫＩＣが実
装され次場合、プリント基板のアースライン）に取り出
されるばかりではなく、多数のボンゲインクワイアと各
リード部分り、・・・・・・Ｌ６４とを介して回路装置
ＩＣの外部（特にプリント基板ＫＩＣが実装された場合
、プリント基板の信号ラインとｔＯＩＡライン）Ｋ堰り
出されることができる。

上記実施例とけ反対にチップの中央部ｌｆ、ＴＩＣ大譬
の熱を発生する入力バッファ２０と出力バッ７ア２２を
配置し、中央部！。の周辺に内部論理ブロック２１を配
置し次場合は、中央部１０の大量の熱が回路装置ＩＣの
外部に容易に取り出されないことが、本発明者による計
算より確認され念。

上記の理由により、上記実施例の回路装置ＩＣを放熱フ
ィン・レス構造とすることができ穴。また、かかる回路
装置１０を樹脂封止構造とした穴め、ＩＣのコス）Ｔｈ
大幅に低減することが可能となった。

第４０図は、第３７Ｎ乃至第３９図の図面を用いた実施
例による論理用半導体集積回路装置ＩＣと他のＴＴＬレ
ベルの調理用半導体集積回路装置４０１　ｔ　４０２　
・”・４０　ｎ　、５０１乃至５０５゜６００とをプリ
ント基＆に実装することにより構成された電子システム
のブロックタ”イアダラムを示（２ている。

同図において、’１’ＴＬレベルの出力を廟する装［４
０１，４０２・・・・・・４０ｎの各出力は回路装置Ｉ
Ｃの入力ＩＮ、、ＩＮ、・・・・・・ＩＮｎにそれぞれ
供給され、回路装置１１ｅの出力はＴＴＬ入力レベルの
装置５０１・・・・・・５０５の入力に供給されている
。

さらに、回路装置ＩＣの出力ＯＵＴ、と装置６００の出
力とが共通接続されることにより、固装［ＩＣ，６００
は並列運転を実行する。

回路装置ＩｆｌｃＯ入カバッフカバッファ力バッファ２
２とに大ｆｉＫ発生する熱はプリント基板のアースライ
ン、ｔｒｙ？イン、入カイぎ号ライン、出力信号ライン
に放散されることができる。

また、出力バッファ２２に供給されるイネーブル信号Ｅ
Ｎをローレベルに設定するとその出力ＯＵＴ、、０［Ｊ
’ｌ’□・・・・・・０［ＪＴｍｔｌＴｍ−ティング状
態となり、装置ｔ５０１．５０２，５０３の入力レベル
は装置６００の出力レベルに工って設定さハる。

また、入力バッファ２０と装置４０　］　、４０２・・
噂・・・４Ｏｎとの間のインターフェースで高速度が得
られ、内部Ａｌ１ｆｉブロツク２１と入カパッフア２０
との間のインターフェースで高速度が得られ、出力バッ
ファ２２の内部ｌｌ＃ｉｌ理ブロッタブロック間のイン
ターフェースで高速度が得られ、装置１５０１・・・・
・・５０５と出力バッファ２０との間のインターフェー
スでも高速度が得られる。

［効果コ 以上の実施例によれば、下記の如く理由より、好ましい
効果を得ることができる。

（１）入力レベル変換器２０１の出力容ｊＩｋＣ３の充
電もしくは放ｔを実行する出力トランジスタをバイポー
ラ・トランジスタによって構成することにより、ＭＯＳ
ＦＥＴと比較してバイポーラ・トランジスタは小さな素
子寸法でもその出力抵抗が小さくその電流増幅率が大き
く、大きな充電電流もしくは放１！！電流が得られると
いう作用により、入力レベル変換器の伝播遅延時１１４
１およびその出力容量依存性を小さくすることができる
。

（２）入力レベル変換器２０１においては、唱和領域に
駆動されるバイポーラ・トランジスタのベースとコレク
タとの間には多数キャリア動作を実行するシ冒ットキ・
バリア・ダイオードが接続されているため、コレクタ層
からベース層中への少数キャリアの注入を低減できる念
め、その蓄積時間を小さくすることができる。

（３）　　好ましい実施例による入力レベル変換器２０
１においては、高入力インピーダンスおよび電圧増幅機
能を有するＭＯ８バッファを介して駆動トランジスタＱ
、のペース信号又はコレクタ係号が充電相バイポーラ出
力トランジスタＱ、のペースに伝達することにより、こ
のＭＯＢバッファの高入力インピーダンスおよび電圧層
＠Ａ機能の作用により、出力トランジスタＱ、の動作速
度が向上される。

（４）好ましい実施例による入力レベル変換器２０１に
おいては、入力端子ＩＮ、　と駆動トランジスタＱ、と
の間ＶＣはＰＮＰエミッタ・フォロワ・トランジスタＱ
、とＰＮ接合ダイオードＤ４　とを接続することにより
、入力レベル変換器２０１０入カスレツジ、ホールド電
圧を適正に設定できるばかりでなく％ＰＮＰ）ランジス
タＱ、のｔ光増幅作用によりそのペースにおける入力イ
ンピーダンスが向上するため、入力端子ＩＮ、に接続さ
れるＴＴＬレベルの信号源の出力インピーダンスの影響
を低減することができる。

（５）出力レベル変換器２２１の出力負荷弁蓋Ｃｘの充
電もしくは放電１に：実行する出力トランジスタをバイ
ポーラ・トランジスタによって構成することにより１八
４０８ＦＥＴと比較してバイポー２・トランジスタは小
さな素子寸法でもその出力抵抗が小さくその電流増幅率
が大きく、大きな充電電流もしくは放Ｘ電流が得られる
という作用により、出力レベル変換器の伝播遅延時間お
よびその出力容量依存性を小さくすることができる。

（６）　　出７）レベル変換器２２１においては１．飽
和領域に駆動されるバイポーラ・トランジスタのペース
とコレクタとの間には多数キャリア動作を実行するシ嘗
ットキ・バリア・ダイオードが接続されているため、コ
レクタ層からベース層中への少数キャリアの注入を低減
できるため、その蓄積時間を小さくすることができる。

（力　好ましい実施例による出力レベル変換器２２１に
おいては、内部論理ブロック２１の出力と駆動トランジ
スタ（＋Ｌｔのペースとの間には高入カイ／ビーダンス
ＭＯ８回路を接続することＫより、このＭＯ８回路のＭ
　０８１ｉ’　Ｅ　’Ｉ’のゲートから内部論理ブロッ
ク２１の出力に流入する電流を無視できるレベルまで低
減することができる九め、内部論理ブロック２１の出力
は路の集積密度の低下お上びスイッチング速度の低下を
防止することができる。

（８）好ましい夾角例による出力レベル変換器２２１に
おいては、高入力インピーダンスＭＯ８回路に内ｓｕｍ
理ブロブロックの複数の出力信号を論理処理する機能を
もたせることにより、マスタースライス方式又はゲート
アレイ方式の、ｌ１１ｉｌ理用牛導体集槓回路！！置Ｉ
Ｃの設計の自由ｔ１ｉ１．を同上することができる。

（９）　　好まし７い実施例による出力レベル変換器２
２１においては、イネーブル信号ＥＮＫよって出力端子
ＯＬＩ　Ｔ、をフローティング状態に制御するｔめの制
御回路が配置されている几め、この出力端子（ＪＵＴ、
　　と他のＭ理回路の出力端子とが共通接続されな場合
に、この共通出力端子のレベルを他の論理回路の出力に
よりて設定することができる。

（１（浄　　好ましい実施例によれは、純ＣＭ０８回路
又は４０Ｍ０８回路によりて構成することによりその消
費電力が低減された内部論理ブロック２１を＃−導体チ
ッグ表面の中央部に配置し、複数のバイポーラ・トラン
ジスタを含みその消費電力の大きな入力レベル変換器２
０１・・・・・・と出力レベル変換器２２１とを半導体
チップ表面の周辺部に配置することにより、熱放散が容
易となり次ため、論理用半導体集積回路装置ＩＣを放電
フィン・レス構造としてのコストを低減することができ
た。

ａυ　好ましい実施側圧よれば、論理用半導体集積回路
装置ＩＣを樹脂封止構造としたため、そのコストを低減
することができ九。

Ｑの　　一方、入力レベル変換￥５２０１の入力端子Ｉ
Ｎ、はＭＯＳＦＥＴのゲートに印加されるのではなくシ
嘗ットキ・バリア・ダイオードＤ１０カンードもしくは
ＰＮＰトランジスタＱ４のペースに印加されているため
、入力端子ＩＮ、に印加されるサージ電圧九対する破壊
強度を向上することができ念。

以上本発明者によづて力された発明を実施例にもとづき
具体的に説明し念が、本発明の上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、第６因においては、人カバ、７７２０ＯＬ／ベ
ル変換器２０１．２０２””２０ｎはに′、ＣＬ−ＣＭ
ＯＳレベル変換を実行し、出力バッファ２２のレベル変
換Ｗｉｐ２２１　、２２２−・・・・・２２ｍは０ＭＯ
８−ＥＣＬレベル変換を実行するように濃酸することも
可能である。このためには、入力バッファ２０．内部論
理ブロック２１．出力バッファ２２をグランドレベルと
負のｉｔｔ源嵯圧−ＶＩＥで動作させれば良いことは言
うまでもない。さらに同様に、第６崗においては、入力
バッファ２ｏのレベル変換器２０１　、２０２＝　２０
ｎ＃′ｉＩ”　Ｌ　−ｃ　Ｐｖｔ　ｏ　ｓレベル変換を
実行し、出力バッ７ア２２のレベル変換器２２１　、２
２２＝２２ｍＶｉＣＭＯＳ−ｉ”Ｌレベル変換を実行す
るように構成することも可能である。

さらに、第１４図乃至第２１図、第２３図乃至第２６図
、第２９図乃至第３０図の実施例において、第３１図の
ＰＮＰ・エミッタ・フォロワ・トランジスタＱ４．ＰＮ
接合ダイオードＤ、を付加しても良い。

’！ｆｔ、Ｍ（ＪＳＰＥＴ（Ｄ比Ｗ／ｌ、（７）分毎Ｌ
ｔ３としているのは、ＭＯＳＦＥＴのチャンネル長りを
３μｍとしている念めであり、現在ホトリソグラフィー
の改良によりこのチャンネル長りは２μｍ。

１．５μｍさらに１μｍ以下に微細化が進めらり。

これに対応して比Ｗ／Ｌの分毎りは小さくなるであろう
。

才た、この微細化に伴ってバイポーラ・トランジスタの
菓子寸法の縮小化を進められ、回路内の舛抗の抵抗値の
震央も生じるであろう。

また対土樹脂３０１よりの多数のリードＬ、・・・Ｌｅ
４の取り出し方法も第３９図の実施例に限定されない。

制止樹脂３０１の外形を長方形ではなくほば正四角形と
し、全４辺から多数のリードＬ。

・・・Ｌ６４を取り出す方が、リードフレームＬＴと回
路装置ＩＣの小型化に適切であり、プリント基板上での
実装密度が向上される。

［利用分野］ 以上の説明では主として本発明者によってなされ九発明
を論理用半導体集積回路装置に適用した場合罠ついて説
明し次が、それ、に限定されるものではない。

例えは、半導体チップ上には入力バッファ２０゜内部論
理ブロック２１．出力バッファ２２だけではなく、必＊
に応じてバイポーラ・アナログ回路。

Ｍ　Ｕ　Ｓ・アナログ回路、Ｐチャンネル長＋　ＯＳ・
ロジック、Ｎチャンネル八１０８・ロジック、　ｉ”Ｌ
回路、ＥＣＬ回路のいずれかが半導体チップ上に配置さ
れることも可能であることは言うオでもない。

【図面の簡単な説明】

！＠１図は本発明に先立って本願発明者によって検討さ
れたところの論理用半導体集積回路装置ｌＣのブロック
図を示し、 第２囚は本発明に先立って本願発明者によりて検討され
た入力バッファの回路図を示し、第３図＃−を第２図の
入力バッファの伝播遅延時間の出力容量依存性を示し、 第４図は本発明に先立って本願発明者によって検討され
比出力バッ７アの回路図を示し、第５図は第４図の出力
バッファの伝播遅延時間の出力負荷容量依存性を示し、 第６図は本発明の実施例による論理用半導体集積回路装
置のブロック図を示し、 第７図と第８図とは第６図の回路装置の０ＭＯ８，ＮＡ
ＮＤゲート２１１の回路例を示し、第９図と第１Ｏ図と
Ｆｉ第６図の回路装置ＣＭＯＳ−Ｎｏ）もゲート２１１
の回路例を示し、第１１図と第１２図とは第６図の回路
装置の内部ｗｉＩＩ理ブロツブロック２１内Ｃ）Ｓ−几
−８フリツプ・フロップの回路例を示し、 第１３図は第６図の回路装置の内ｍ論理ブロック２１内
の０ＭＯ８・ゲーテイド几−Ｓフリップ・フロップの回
路例を示し、 第１４図乃至第３１図は本発明の実施例ｆよる入カハッ
フア２０のレベル変換器２０１の梱々の回路圀を示し。 第３２図乃至第３４図および第３６図は本発明の実施例
による出力バッファ２１のレベル変換器２２１の檀々の
回路図を示し、 第３５図は第１と第２の伝播遅延時間１ＰＨＬ。 ｉ　Ｐ　Ｌ　ＩＩを足義するための入出力の波形図を示
し、第３７図は本発明の実施例による論理用半導体集積
回路装置の半導体テツ１表面における各回路ブロックの
レイアウトを示し、 第３８図は不発明の８１！施別による論理用半導体集積
回路装置の半導体チップのリードフレームＬ。 のタブリードＬＴへの接続およびボンディングワイアの
接続の状態を示す構造図を示し、第３９図は本発明の実
施例に、ｃる回路装置の樹脂封止後の完成図を示し、 第４０図は本発明の実施例による回路装置と他の回路装
置とをプリント基板に裏装することにより構成された電
子システムのブロックダイアグラムを示している。 第 図 第 図 第 図 第 ■ 図 第 １４図 第 １６図 第 図 怪Ｕ 第 図 第 図 第 ■ 図 ２０／ 第 ２０図 第 図 第２２ 図 第２３ 図 第 図 第２５ 図 第３２ 図 Ｚ／２ 第 図 第 ２６図 第 ２７図 第 図 第 図 第３０ 図 第 図 第 ３４図 第 図 第 図 第 図 第 ３９　図 第 ４０図

Claims (1)

1. 【特許請求の範囲】 １、駆動用半導体集積回路装置と、該駆動用半導体集積
   回路装置の外部出力リードにその入力が接続された少な
   くとも１つの被駆動用電子回路装置とを具備してなる電
   子システムにおいて、上記駆動用半導体集積回路装置は
   、少なくともＣＭＯＳ回路を含む内部論理ブロックと、
   上記内部論理ブロックの出力を上記外部出力リードに導
   出するバイポーラトランジスタを含む出力回路とを有す
   ることを特徴とする電子システム。 ２、駆動用電子回路装置と、該駆動用電子回路装置の出
   力にその外部入力リードが接続された被駆動用半導体集
   積回路装置とを具備してなる電子システムにおいて、上
   記駆動用電子回路装置は、その出力に所定の出力論理レ
   ベルの出力信号を導出する第１のバイポーラトランジス
   タを少なくとも有し、上記被駆動用半導体集積回路装置
   は、入力部が上記外部入力リードに接続され、出力部に
   上記所定の出力論理レベルとは異なる論理レベルを出力
   する第２のバイポーラトランジスタを少なくとも含む入
   力レベル変換回路と、少なくともＣＭＯＳ回路を含み、
   上記入力レベル変換回路の出力をその入力に受ける内部
   論理ブロックとを有するものであることを特徴とする電
   子システム。