JPH0222416B2 - - Google Patents

Info

Publication number
JPH0222416B2
JPH0222416B2 JP7038382A JP7038382A JPH0222416B2 JP H0222416 B2 JPH0222416 B2 JP H0222416B2 JP 7038382 A JP7038382 A JP 7038382A JP 7038382 A JP7038382 A JP 7038382A JP H0222416 B2 JPH0222416 B2 JP H0222416B2
Authority
JP
Japan
Prior art keywords
vector
instruction
register
arithmetic unit
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP7038382A
Other languages
English (en)
Other versions
JPS58189770A (ja
Inventor
Hitoshi Abe
Yasuhiko Hatakeyama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP7038382A priority Critical patent/JPS58189770A/ja
Publication of JPS58189770A publication Critical patent/JPS58189770A/ja
Publication of JPH0222416B2 publication Critical patent/JPH0222416B2/ja
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/76Architectures of general purpose stored program computers
    • G06F15/80Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053Vector processors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Complex Calculations (AREA)

Description

【発明の詳細な説明】 発明の対象 本発明はベクトル処理装置に係り、特にベクト
ル処理装置のベクトル命令の効率の良い起動制御
方式に関する。
従来技術 科学技術計算に頻繁に現われる大型行列計算な
どを高速に処理するため、複数のベクトル・レジ
スタ、複数の演算器及びメモリ・リクエスタを持
つベクトル処理装置が考案されている。
このようなベクトル処理装置においては、ベク
トル命令は、命令制御ユニツトにより解読されて
必要となるベクトル・レジスタ、演算器、メモ
リ・リクエスタの空き状態を判定して、全てが使
用可能となつた時点で起動される。そして、命令
制御ユニツトは起動後、該レジスタ、該演算器、
メモリ・リクエスタを、使用中として記憶し、こ
のベクトル命令の終了時点で、空き状態と記憶す
る。従つて、効率よいベクトル命令の起動のため
には、ベクトル命令の終了を迅速に検知する必要
がある。
一方、ベクトル処理装置の備える演算器は、基
本的にはほぼパイプ・ライン化されており、ひと
つのベクトル命令に対するエレメント・データを
1マシン・サイクル毎に入力して演算させること
ができるのはもちろん、先行するベクトル命令の
最終エレメント・データが入力された直後に、後
続の異なるベクトル命令のエレメント・データの
入力を開始することも可能である。即ち、先行す
るベクトル命令の最終結果が出力される以前に、
後続のベクトル命令を起動することが可能であ
り、演算器の効率のよい使用となる。
但し、ベクトル命令の種類によつては、演算パ
イプラインの処理内容が異なるため、必ずしも先
行ベクトル命令の最終エレメント・データの入力
の直後に、後続ベクトル命令の演算を開始できず
ある間隔を空ける必要があるものがある。その種
類は少ない。
従来は、ベクトル・レジスタ・ユニツトが、エ
レメント・データを読出して演算器へ送出する際
に、ひとつのベクトル命令の最終エレメント・デ
ータであることを検出し、これを演算器へ連絡す
ると、演算器が、そのベクトル命令の処理内容に
応じて、次のベクトル命令の起動の受付けが可能
となる時点でこれを命令制御ユニツトへ報告する
ことで、演算器の解放動作を行つていた。これに
より、演算器の制御部が先行ベクトル命令の演算
と、後続ベクトル命令の演算の間隔を必要な分だ
け確保するようにしていた。
しかし、この方式ではベクトル・レジスタ・ユ
ニツトで最終エレメント・データの読出しが終了
したことを検知してから、一旦演算器へ連絡し、
さらに命令制御ユニツトへ演算終了を報告して後
続ベクトル命令が起動されるので、信号の転送時
間によるオーバー・ヘツトが大きくなる。大多数
のベクトル命令は、先行ベクトル命令による演算
の直後に開始できるので、早急に解放する必要が
あるのにこの方式では後続ベクトル命令のエレメ
ント・データの読出しが遅れてしまい演算器の利
用効率が低下し、ひいてはベクトル処理装置の性
能が低下するという問題がある。
上記のような問題は、ベクトル・レジスタから
データを読出してメモリ・リクエスタへ送出し、
さらに主記憶装置へストアするときの、メモリ・
リクエスタの起動・解放動作でも同様のことがあ
る。
発明の目的 本発明の目的は上記の如き従来の問題点を除去
するものであり、ベクトル命令の起動・解放のオ
ーバー・ヘツトを減少させ、効率よく演算器及び
メモリ・リクエスタを起動してベクトル処理を行
うことができる効果を有するベクトル処理装置を
提供することにある。
発明の実施例 以下、本発明の実施例につき図面を用いて詳細
に説明する。
(イ) 実施例の構成 第1図は本発明の一実施例であるベクトル処理
装置の概略構成図である。主記憶制御ユニツト1
は、命令読出しユニツト2、メモリ・リクエスタ
60,61からのメモリ要求に応じて所定の動作
を行なう。命令読出しユニツト2は、主記憶制御
ユニツト1の読出したベクトル命令を、信号線l
2を介して順次命令制御ユニツト3へ送出する。
命令制御ユニツト3は、ベクトル命令を解読し、
命令に応じて、メモリ・リクエスタ60,61、
ベクトル・レジスタ・ユニツト4、演算器50,
51に起動信号他を、信号線l2,l4,l5を
介して送出する。例えば、主記憶より、ベクト
ル・レジスタへベクトル・データを転送するべき
ベクトル命令が起動されるときは、命令制御ユニ
ツト3より、メモリ・リクエスタ60とベクト
ル・レジスタ・ユニツトが起動され、主記憶装置
より読出されたベクトル・データは、信号線l6
を介して転送されて、ベクトル・レジスタへ書込
れる。例えば、加算のベクトル命令では演算器5
0とベクトル・レジスタ・ユニツトが信号線l
3,l4,l5を介して起動され、ベクトル・レ
ジスタから、データが順次読出され、信号線l4
00を通して送出される。得られた加算結果はl
401を通して演算器50より、ベクトル・レジ
スタ・ユニツト4へ送出され、ベクトル・レジス
タへ書込れる。ベクトル・レジスタ・ユニツト4
から、データの読出しが終了した時、命令制御ユ
ニツト3に対し、読出し終了信号l402が送出
される。演算器51が起動されるときも、上記と
同様である。また、例えばベクトル・レジスタ内
のデータを主記憶装置へストアすべきベクトル命
令が起動されるときは、メモリ・リクエスタ61
とベクトル・レジスタ4が起動され、データは信
号線l420を介して転送されストアされる。ベ
クトル・レジスタのデータ読出しが終了した時点
で、ベクトル・レジスタ・ユニツト4から、命令
制御ユニツト3に対し、読出し終了信号l422
が送出される。
第2図は、本発明の一実施例である命令制御ユ
ニツトの概略構成図である。(動作詳細は後述)
命令読出しユニツト2より送出されたベクトル命
令は、命令レジスタ30へセツトされる。これを
命令解読回路31により解読し、命令起動判定に
必要な情報を付加しながら下段へ進む。ベクトル
命令は、信号線l301を介して解読済命令レジ
スタ32へセツトされる。一方、解読の結果、使
用が必要な演算器又はメモリ・リクエスタの番号
が、要求リソースレジスタ33へセツトされる。
又、この解読されたベクトル命令が、次のベクト
ル命令の起動まで空けるべき時間間隔の値が解放
間隔値レジスタ39へセツトされる。解放カウン
タ38とリソース状態フリツプ・フロツプ37
は、演算器50,51メモリ・リクエスタ60,
61に対応してある。
要求リソース・レジスタ33とリソース状態フ
リツプ・フロツプ37の情報は、リソース使用可
否判定論理34で判定を受け、さらにレジスタ・
コンフリクト検出論理35の判定結果と、命令起
動判定論理36で総合されて、ベクトル命令起動
信号l3として送出される。ベクトル長レジスタ
321には、あらかじめベクトルのエレメント数
がセツトされている。
第3図は本発明の一実施例であるベクトル・レ
ジスタ・ユニツトの制御系の一部を示すものであ
る。命令制御ユニツト3より送出されたベクトル
命令起動信号l3、命令コードl4、ベクトル・
エレメント数l5は、ベクトル・レジスタ起動回
路で解読されて、演算器50,51メモリ・リク
エスタ62に対応してある読出制御部40,4
1,42へ読出し開始を指示する。
そのなかで、例えば演算器50へ、ベクトル・
レジスタの読出しが開始されるものとすると、ま
ずエレメント数は、エレメント残数カウンタ40
3へセツトされ、読出制御回路401が読出し制
御を開始し、1エレメント読出すたびに、データ
有効信号l403を送出する。この信号l403
により、エレメント残数カウンタ403を1ずつ
減数していく。最終エレメントの読出しが行われ
ると、1検出回路405と、アンドゲート406
を通して、読出し終了信号l402が命令制御ユ
ニツト3へ送出される。
(ロ) 実施例の動作 (A) 起動動作 命令制御ユニツト3のなかの命令レジスタ30
へセツトされたベクトル命令は、命令解読回路3
1により解読されて、命令起動判定に必要な情報
が出力される。特に、l310には、その命令実
行に使用されるリソース(演算器50,51メモ
リリクエスタ60,61)の番号がコード化され
て出力される。“00”は演算器50、“01”は演算
器51、“10”はメモリ・リクエスタ60、“11”
はメモリ・リクエスタ61を各々示すものとす
る。例えば、演算器50を使用するものとして、
次のサイクルには要求リソース・レジスタ33へ
“00”がセツトされる。
一方、これと並行して同時刻には、解読の結果
このベクトル命令に対して、次のベクトル命令の
起動まで確保すべき空き時間間隔の値が信号線l
311に出力されて、解放間隔値レジスタ39へ
セツトされる。又、命令レジスタ30と同一情報
が、解読済命令レジスタ32へセツトされる。
次に、要求リソース・レジスタ33の出力
“00”は、リソース使用可否判定論理34のなか
のデコーダd34で復号され、アンドゲート群の
うち演算器50に対応するものへ入力される。リ
ソース使用状態フリツプ・フロツプ群37は、各
リソースが命令実行により使用中か否かを記憶す
るもので、出力は該アンド・ゲート群へ入力され
ているので、今デコードされた命令で使用したい
リソースが、使用可能状態のときに、リソース使
用可否判定論理34の出力線l342のうち、対
応するリソースの信号が“1”を送出する。
さらに、この命令に必要なベクトル・レジスタ
の使用可否判定結果がレジスタ・コンフリクト検
出論理35より出力され(説明は省略)、これ
(l350)と上記リソース使用可否判定結果と
の論理積をとつた結果が、命令起動判定論理36
より、命令起動信号l3として出力される。また
この起動信号に伴ない、命令コードが信号線l4
から、ベクトルのエレメント数が信号線l5より
同時に送出される。もしも、演算器50に対応す
るリソース使用状態フリツプ・フロツプ37が、
“0”(つまり使用中でない)であれば、演算器5
0とベクトル・レジスタ・ユニツト4へ起動信号
が送出される。
(B) 起動抑止動作 もし、上記のように演算器50を使用する命令
が起動されると、命令起動信号l30により、演
算器50に対応するリソース使用状態フリツプ・
フロツプ370が“1”にセツトされ、使用中で
あることを記憶する。従つて以後の命令の要求リ
ソース番号が“00”であれば、この命令は起動で
きず、該フリツプフロツプ370がリセツトされ
て“0”になるまで待たされる。
又、命令起動信号l30が送出されると、該演
算器50に対応する解放カウンタ380に、解放
間隔値レジスタ39の内容がセツトされる。これ
は、解放動作時に使用される(後述)。
(C) 解放動作 ベクトル命令が起動された後、ベクトル・レジ
スタ・ユニツト4では、演算器50に対応する読
出制御部40が、所定の動作を開始する。データ
有効信号l403が送出され、1エレメント読出
されるたびに、エレメント残数カウンタ403に
セツトされたエレメント数は1ずつ減じられてい
き、残数=1(即ち最終エレメント)に対するデ
ータ有効信号l403が送出されると同時に、読
出終了信号l402も送出される。これは命令制
御ユニツト3へ報告される。
該読出終了信号l402は、演算器50に反応
する解放カウンタ380の減数のトリガとなり、
該カウンタ380に、命令起動時にセツトされた
(前述)解放間隔値が1ずつ減じられる。この値
が0まで減じられると、この結果零検出回路Z3
8の出力が“1”となり、これがリソース使用状
態フリツプフロツプ370がリセツトされ、該演
算器50が使用中でなくなつたことを示す。これ
以後は、要求リソース番号“00”のベクトル命令
の起動が可能となる。
最短で後続命令を起動してよいベクトル命令は
その解放間隔値を1とすればよく、それ以上につ
いては命令の種類に応じて適切な値に設定する必
要がある。
以上の動作を、タイムチヤートとして第4図に
示す。,は夫々ベクトル命令であり、解放カ
ウンタ38に3がセツトされている例を示す。
発明の効果 以上述べた如き構成であるから、本発明によれ
ば次の如き効果がある。
1 ベクトル・レジスタの読出終了を検出して演
算器及びメモリ・リクエスタの解放動作を行う
ので最も早い解放が可能となり、効率よい命令
起動・解放ができる。
2 ベクトル命令の種類によつて、後続命令の起
動間隔を解放間隔値の設定で自由に行うことが
できるので、効率よい命令起動・解放ができ
る。
【図面の簡単な説明】
第1図は、本発明の一実施例であるベクトル処
理装置の概略構成図、第2図は、命令制御ユニツ
トの概略構成図、第3図は、ベクトル・レジス
タ・ユニツトの制御系の一部を示す図、第4図
は、本発明の一実施例の動作を表わすタイム・チ
ヤートである。 3…命令制御ユニツト、4…ベクトル・レジス
タ・ユニツト、50,51…演算器、60,61
…メモリ・リクエスタ、l3…命令起動信号、l
403,l413,l423…読出し終了信号、
33…要求リソース・レジスタ、34…リソース
起動可否判定論理、36…命令起動可否判定論
理、37…リソース使用状態フリツプ・フロツ
プ、38…解放カウンタ、39…解放間隔値レジ
スタ。

Claims (1)

    【特許請求の範囲】
  1. 1 ベクトル・レジスタ、演算器、メモリ・リク
    エスタを備えてベクトル命令を実行するベクトル
    処理装置において、ベクトル・レジスタからのベ
    クトル・エレメント・データの読出し終了を、該
    データの送出されるべき該演算器及びメモリ・リ
    クエスタ対応に検知する手段と、ベクトル命令起
    動時に該命令に引続く命令の起動までの時間間隔
    を該演算器及びメモリ・リクエスタ対応に記憶す
    る手段と、該読出し終了の検知後該時間間隔を経
    て、対応する演算器及びメモリ・リクエスタを使
    用するベクトル命令を起動するベクトル命令起動
    手段を持ち、効率よく演算器及びメモリ・リクエ
    スタを起動することのできる特徴を有するベクト
    ル処理装置。
JP7038382A 1982-04-28 1982-04-28 ベクトル処理装置 Granted JPS58189770A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7038382A JPS58189770A (ja) 1982-04-28 1982-04-28 ベクトル処理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7038382A JPS58189770A (ja) 1982-04-28 1982-04-28 ベクトル処理装置

Publications (2)

Publication Number Publication Date
JPS58189770A JPS58189770A (ja) 1983-11-05
JPH0222416B2 true JPH0222416B2 (ja) 1990-05-18

Family

ID=13429860

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7038382A Granted JPS58189770A (ja) 1982-04-28 1982-04-28 ベクトル処理装置

Country Status (1)

Country Link
JP (1) JPS58189770A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2544770B2 (ja) * 1988-03-04 1996-10-16 日本電気株式会社 ベクトル演算命令発行制御方式
JP2806524B2 (ja) * 1988-03-04 1998-09-30 日本電気株式会社 ベクトル演算命令発行制御方法
JP2584156B2 (ja) * 1990-09-03 1997-02-19 松下電器産業株式会社 プログラム制御型プロセッサ
JPH06203057A (ja) * 1992-09-28 1994-07-22 Nec Corp ベクトル演算処理装置とその並列制御方式と並列制御回路

Also Published As

Publication number Publication date
JPS58189770A (ja) 1983-11-05

Similar Documents

Publication Publication Date Title
JPH0242569A (ja) ベクター処理システムに用いる文脈スイッチング方法及び装置
US5414864A (en) Method for selectively saving/restoring first registers and bypassing second registers in register units based on individual lock/unlock status thereof
EP0032559B1 (en) Virtual storage data processing apparatus including i/o
JPH0354375B2 (ja)
JPH0430053B2 (ja)
JPH04329435A (ja) 異なるアーキテクチヤのインストラクシヨンを処理するコンピユータ及びその結果の通信方法
JPH0215369A (ja) ベクター処理システムの命令を実行する方法及び装置
US5003458A (en) Suspended instruction restart processing system based on a checkpoint microprogram address
JP2531760B2 (ja) ベクトル処理装置
JPS6035697B2 (ja) 入出力制御システム
JPS6142308B2 (ja)
JPH0222416B2 (ja)
JPS6112288B2 (ja)
EP0292188B1 (en) Cache system
JPS6161416B2 (ja)
JPS5828609B2 (ja) トクシユメイレイシヨリソウチ
US5542057A (en) Method for controlling vector data execution
JP2814683B2 (ja) 命令処理装置
JPH0250259A (ja) ベクタープロセッサによって非同期メモリ管理例外を取り扱う方法及び装置
JPS5850411Y2 (ja) デ−タ・チヤネル装置
JP2559165B2 (ja) マルチプロセッサシステム
JP2854066B2 (ja) マルチプロセッサシステム
JPH0232649B2 (ja)
JP2825589B2 (ja) バス制御方式
JPS6236581B2 (ja)