JPH02224182A - 配線編集処理方式 - Google Patents
配線編集処理方式Info
- Publication number
- JPH02224182A JPH02224182A JP1045755A JP4575589A JPH02224182A JP H02224182 A JPH02224182 A JP H02224182A JP 1045755 A JP1045755 A JP 1045755A JP 4575589 A JP4575589 A JP 4575589A JP H02224182 A JPH02224182 A JP H02224182A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- area
- board
- section data
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は配線編集処理方式に関し、特にコンピュータを
利用したＬＳＩ、グリント基板、ハイブリッドＩＣなど
の対話型配線設計用ＣＡＤシステムにおける配線編集処
理方式に関する。
利用したＬＳＩ、グリント基板、ハイブリッドＩＣなど
の対話型配線設計用ＣＡＤシステムにおける配線編集処
理方式に関する。
（従来の技術）
従来、１つの基板を設計する場合グラフィックディスプ
レイを用いた１つの対話型配線編集処理システムを利用
することによって、基板上の全ての配線区間データに対
し、逐次１配線区間データずつ配線経路の決定、編集処
理を行っていた。
レイを用いた１つの対話型配線編集処理システムを利用
することによって、基板上の全ての配線区間データに対
し、逐次１配線区間データずつ配線経路の決定、編集処
理を行っていた。
（発明が解決しようとする課題）
上述した従来の配線編集処理方式は、１つの基板の全て
の配線区間データに対し１配線ずつ逐次配線経路の決定
、編集を行っていたので以下に示す様な欠点がある。
の配線区間データに対し１配線ずつ逐次配線経路の決定
、編集を行っていたので以下に示す様な欠点がある。
（１）大規模な基板、配線区間データが多い基板などの
配線設計を行う場合設計期間が長くなる。
配線設計を行う場合設計期間が長くなる。
（２）配線編集時に、グラフィックディスプレイ上には
基板上には基板の一部の領域しか表示できないため、表
示領域の移動、再表示などの回数が多く対話操作が面倒
である。
基板上には基板の一部の領域しか表示できないため、表
示領域の移動、再表示などの回数が多く対話操作が面倒
である。
（３）配線設計時にハードウェア障害、操作ミスなどに
より配線経路データが破壊された場合、基板全体のデー
タが無効となり、最初からやり直す場合が多くなる。
より配線経路データが破壊された場合、基板全体のデー
タが無効となり、最初からやり直す場合が多くなる。
（課題を解決するだめの手段）
本発明による配線編集処理方式は、設計対象となる配線
基板上の全ての配線区間データを格納した基板配線区間
データ記憶部と、 基板を複数個の領域に分割する基板領域分割処理部と、 前記配線区間データを、分割された基板の各領域に対し
、該配線区間データの基板上の位置を基準にして該配線
区間データが含まれる各領域に割り当てを行う配線区間
データ領域割り当て処理部と、 各領域単位に割り当てられた配線区間データを記憶する
複数個の領域配線区間データ記憶部と、各領域単位に、
配線区間データに対し配線経路の決定、編集をグラフィ
ックディスプレイを用いて対話型で行う複数個の対話型
配線編集処理部と、各領域単位に、配線経路が決定され
た配線経路データを格納する複数個の領域配線経路デー
タ記憶部と、 複数個の前記領域配線経路データ記憶部に格納された各
領域の配線経路データを併合する配線経路データ併合処
理部と、 併合された全ての領域の配線経路データを格納する基板
配線経路データ記憶部と、 複数個の領域にまたがった配線区間データに対し、各領
域単位に決定された配線経路データの接続および編集を
グラフィックディスプレイを用いて対話型で行う対話型
配線編集処理部とから構成され、１つの基板を複数個の
領域に分割して、各領域単位に対応した複数個のグラフ
ィックディスプレイを用いた対話型の配線経路編集処理
を並列かつ独立に行う。
基板上の全ての配線区間データを格納した基板配線区間
データ記憶部と、 基板を複数個の領域に分割する基板領域分割処理部と、 前記配線区間データを、分割された基板の各領域に対し
、該配線区間データの基板上の位置を基準にして該配線
区間データが含まれる各領域に割り当てを行う配線区間
データ領域割り当て処理部と、 各領域単位に割り当てられた配線区間データを記憶する
複数個の領域配線区間データ記憶部と、各領域単位に、
配線区間データに対し配線経路の決定、編集をグラフィ
ックディスプレイを用いて対話型で行う複数個の対話型
配線編集処理部と、各領域単位に、配線経路が決定され
た配線経路データを格納する複数個の領域配線経路デー
タ記憶部と、 複数個の前記領域配線経路データ記憶部に格納された各
領域の配線経路データを併合する配線経路データ併合処
理部と、 併合された全ての領域の配線経路データを格納する基板
配線経路データ記憶部と、 複数個の領域にまたがった配線区間データに対し、各領
域単位に決定された配線経路データの接続および編集を
グラフィックディスプレイを用いて対話型で行う対話型
配線編集処理部とから構成され、１つの基板を複数個の
領域に分割して、各領域単位に対応した複数個のグラフ
ィックディスプレイを用いた対話型の配線経路編集処理
を並列かつ独立に行う。
（実施例）
次に本発明について図面を参照して説明する。
第１図は本発明による配線編集処理方式の一実施例を示
すブロック図である。本実施例は、基板をｎ個の領域に
分割する基板領域分割処理部１と、基板上の全ての配線
区間データを格納した基板配線区間データ記憶部２と、
配線区間データを分割された領域に割り当てる配線区間
データ領域割り当て処理部３と、各領域単位に割り当て
られた配線区間データを記憶するｎ個の領域配線区間デ
ータ記憶部４−１．４−２．・・・、４−ｎと、各領域
単位に配線経路の決定、編集をグラフィックディスプレ
イを用いて行うｎ個の対話型配線編集処理部５−１．５
−２．・・・５−ｎと、各領域単位に決定された配線経
路データを格納するｎ個の領域配線経路データ記憶部６
−１．６−２．・・・６− ｎと、各領域の配線経路デ
ータを併合する配線経路データ併合処理部７と、併合さ
れた全ての領域の配線経路データを格納する基板配線経
路データ記憶部８−１と、複数個の領域にまたがった配
線区間データに対する配線経路データの接続、編集をグ
ラフィックディスプレイを用いて行う対話型配線編集処
理部つと、最終的な基板全体の配線経路デ−夕を格納す
る基板配線経路データ記憶部８−２とを含んで構成され
ている。
すブロック図である。本実施例は、基板をｎ個の領域に
分割する基板領域分割処理部１と、基板上の全ての配線
区間データを格納した基板配線区間データ記憶部２と、
配線区間データを分割された領域に割り当てる配線区間
データ領域割り当て処理部３と、各領域単位に割り当て
られた配線区間データを記憶するｎ個の領域配線区間デ
ータ記憶部４−１．４−２．・・・、４−ｎと、各領域
単位に配線経路の決定、編集をグラフィックディスプレ
イを用いて行うｎ個の対話型配線編集処理部５−１．５
−２．・・・５−ｎと、各領域単位に決定された配線経
路データを格納するｎ個の領域配線経路データ記憶部６
−１．６−２．・・・６− ｎと、各領域の配線経路デ
ータを併合する配線経路データ併合処理部７と、併合さ
れた全ての領域の配線経路データを格納する基板配線経
路データ記憶部８−１と、複数個の領域にまたがった配
線区間データに対する配線経路データの接続、編集をグ
ラフィックディスプレイを用いて行う対話型配線編集処
理部つと、最終的な基板全体の配線経路デ−夕を格納す
る基板配線経路データ記憶部８−２とを含んで構成され
ている。
第２図は基板の分割の一例を示す図で、基板１０は、３
つの領域１１ａ、ｌｌｂ、ｌｌｃに分割されている。
つの領域１１ａ、ｌｌｂ、ｌｌｃに分割されている。
第３図は、各領域単位の配線編集の過程の一例を示す図
で、第３図（ａ）は基板１０の配線区間データ１２−１
．１２−２．１２−３．・・・を示し、第３図（ｂ）は
各領域１１ａ、ｌｌｂ、１１ｃ＊位に、配線経路データ
１３−１．１３−２゜１３−３．・・・を示し、第３図
（ｃ）は各領域の配線経路データが併合された後の基板
１０の配線経路データを示している。
で、第３図（ａ）は基板１０の配線区間データ１２−１
．１２−２．１２−３．・・・を示し、第３図（ｂ）は
各領域１１ａ、ｌｌｂ、１１ｃ＊位に、配線経路データ
１３−１．１３−２゜１３−３．・・・を示し、第３図
（ｃ）は各領域の配線経路データが併合された後の基板
１０の配線経路データを示している。
次に、本実施例による配線編集処理システムの動作を説
明する。
明する。
基板領域分割処理部１は、配線設計者によって与えられ
た領域分割指示に基づいて基板１０を領ｔ！Ａ１１ａ、
ｆｌｂ、ｌｌｃに分割する０次に配線区間データ領域割
り当て処理部３は、基板配線区間データ記憶部２に格納
されている配線区間データ１２−１．１２−２．１２−
３．・・・を順次取り出し、各区間データの基板の位置
を基準にして、該区間データが含まれる領域に割り当て
ていく。
た領域分割指示に基づいて基板１０を領ｔ！Ａ１１ａ、
ｆｌｂ、ｌｌｃに分割する０次に配線区間データ領域割
り当て処理部３は、基板配線区間データ記憶部２に格納
されている配線区間データ１２−１．１２−２．１２−
３．・・・を順次取り出し、各区間データの基板の位置
を基準にして、該区間データが含まれる領域に割り当て
ていく。
例えば、配線区間データ１２−１．１２−２゜１２−３
は各々領域１１ ａ ＋ １ ｌ ｂ ＋ １１ ｃに
割り当てられ、配線区間データ１２−４は、２つの領域
１１ａ、ｌｌｂに割り当てられる。このように各領域に
割り当てられた配線区間データは、各領域に対応した領
域配線区間データ記憶部４−１゜４−２．４−３．・・
・に格納される。
は各々領域１１ ａ ＋ １ ｌ ｂ ＋ １１ ｃに
割り当てられ、配線区間データ１２−４は、２つの領域
１１ａ、ｌｌｂに割り当てられる。このように各領域に
割り当てられた配線区間データは、各領域に対応した領
域配線区間データ記憶部４−１゜４−２．４−３．・・
・に格納される。
次いで、各領域に対応した対話型配ｌ１ｐｓ集処理部５
−１．５−２．５−３．・・・によって各領域内での配
線経路の決定、編集処理が行われる０例えば領域１１ａ
については、配線区間データ１２−１に対して、配線経
路データ１３−１が決定され、配線区間データ１２−４
に対して、領域１１ａに含まれる部分だけの配線経路デ
ータ１３−４が決定される。以下領域１１ｂ、ＩＩＣに
ついても同様に行われる。
−１．５−２．５−３．・・・によって各領域内での配
線経路の決定、編集処理が行われる０例えば領域１１ａ
については、配線区間データ１２−１に対して、配線経
路データ１３−１が決定され、配線区間データ１２−４
に対して、領域１１ａに含まれる部分だけの配線経路デ
ータ１３−４が決定される。以下領域１１ｂ、ＩＩＣに
ついても同様に行われる。
ここで、対話型配線編集処理部５−１．５−２゜５−３
．・・・は、各々グラフィックディスプレイタブレット
などから構成される独立した対話型の配ｍ編集機能を有
している。
．・・・は、各々グラフィックディスプレイタブレット
などから構成される独立した対話型の配ｍ編集機能を有
している。
このようにして各領域内で決定された配線経路データは
、各領域に対応した、領域配線経路データ記憶部６−１
．６−２．６−３．・・・に保存される０次いで、配線
経路データ併合処理部７によって領域配線経路データ記
憶部６−１．６−２゜６−３．・・・から配線経路デー
タが取り出され、併合されて基板配線経路データ記・冷
部８−１に格納される。最後に複数個の領域にまたがっ
た配線区間データに対し、各領域内で決定された配線経
路データをつなぎ合わせる処理が対話型配線編集処理部
９によって行われる０例えば、配線区間データ１２−４
に対し、領域１１ａ、ｌｌｂの中で各々決定された配線
経路データ１３−４ａと１３−４ｂは各領域の境界点１
４−１．１４−２の位置を基にして両方の配線経路デー
タがつなぎ合わされ１本の配線経路データ１３−４が作
成される。
、各領域に対応した、領域配線経路データ記憶部６−１
．６−２．６−３．・・・に保存される０次いで、配線
経路データ併合処理部７によって領域配線経路データ記
憶部６−１．６−２゜６−３．・・・から配線経路デー
タが取り出され、併合されて基板配線経路データ記・冷
部８−１に格納される。最後に複数個の領域にまたがっ
た配線区間データに対し、各領域内で決定された配線経
路データをつなぎ合わせる処理が対話型配線編集処理部
９によって行われる０例えば、配線区間データ１２−４
に対し、領域１１ａ、ｌｌｂの中で各々決定された配線
経路データ１３−４ａと１３−４ｂは各領域の境界点１
４−１．１４−２の位置を基にして両方の配線経路デー
タがつなぎ合わされ１本の配線経路データ１３−４が作
成される。
こうして、基板の全ての配線経路が決定され基板配線経
路データ記憶部８−２に格納される。第３図（ｃ）は、
各領域の配線経路データが併合され、かつ、領域間の接
続が完了した最終的な配線経路データを示している。
路データ記憶部８−２に格納される。第３図（ｃ）は、
各領域の配線経路データが併合され、かつ、領域間の接
続が完了した最終的な配線経路データを示している。
（発明の効果）
以上説明したように本発明は、１つの基板配線設計にお
いて基板を複数個の領域に分割して、各領域単位に対応
する配線経路編集処理を複数個のグラフィックディスプ
レイを用いて並列かつ独立に行うことができるようにす
ることにより、以下の効果がある。
いて基板を複数個の領域に分割して、各領域単位に対応
する配線経路編集処理を複数個のグラフィックディスプ
レイを用いて並列かつ独立に行うことができるようにす
ることにより、以下の効果がある。
（１）大規模な基板、配線区間データが多い基板などの
配線設計を短期間で行うことができる。
配線設計を短期間で行うことができる。
（２）グラフィックディスプレイを用いた配線編集にお
いて、設計の対象となる基板の領域が小さくなるため、
表示領域の移動、再表示などの回数が減り、対話操作が
簡単になる。
いて、設計の対象となる基板の領域が小さくなるため、
表示領域の移動、再表示などの回数が減り、対話操作が
簡単になる。
（３）配線経路編集処理が領域単位に独立して行われる
ために、ある領域での作業の障害が、他の領域の作業に
影響を与えないようになる。
ために、ある領域での作業の障害が、他の領域の作業に
影響を与えないようになる。
第１図は本発明による配線編集処理方式の一実施例を示
す構成ブロック図、第２図は基板の領域分割図、第３図
は各領域単位の配線編集の過程図、第３図（ａ）は配線
区間データの分布図、第３図（ｂ）は領域単位の配線経
路データを示す図、第３図（ｃ）は基板の配線経路デー
タを示す図である。 １・・・基板領域分割処理部、２・・・基板配線区間デ
ータ記・冷部、３・・・配線区間データ領域割り当て処
理部、４−１．４−２．・・・４− ｎ・・・領域配線
区間データ記憶部、５−１．５−２．・・・５− ｎ・
・・対話型配線編集処理部、６−１．６−２．・・・６
− ｎ・・・領域配線経路データ記憶部、７・・・配線
経路データ併合処理部、８−１．８−２・・・基板配線
経路データ記憶部、９・・・対話型配線編集処理部、１
０・・・基板、１１ａ、１ ｌｂ、１１ｃｍ基板の分割
領域、１２−１．１２−２．・・・１２−５・・・配線
区間データ、１３−１．１３−２．１３−３．１３−４
゜１３−４ ａ、 １３−４ ｂ、 １３−５．
１３−５ ａ。 １３−５ｂ、 １３−５ｃ・・・配線経路データ、１４
−１．１４−２・・・配線経路データの領域境界点。
す構成ブロック図、第２図は基板の領域分割図、第３図
は各領域単位の配線編集の過程図、第３図（ａ）は配線
区間データの分布図、第３図（ｂ）は領域単位の配線経
路データを示す図、第３図（ｃ）は基板の配線経路デー
タを示す図である。 １・・・基板領域分割処理部、２・・・基板配線区間デ
ータ記・冷部、３・・・配線区間データ領域割り当て処
理部、４−１．４−２．・・・４− ｎ・・・領域配線
区間データ記憶部、５−１．５−２．・・・５− ｎ・
・・対話型配線編集処理部、６−１．６−２．・・・６
− ｎ・・・領域配線経路データ記憶部、７・・・配線
経路データ併合処理部、８−１．８−２・・・基板配線
経路データ記憶部、９・・・対話型配線編集処理部、１
０・・・基板、１１ａ、１ ｌｂ、１１ｃｍ基板の分割
領域、１２−１．１２−２．・・・１２−５・・・配線
区間データ、１３−１．１３−２．１３−３．１３−４
゜１３−４ ａ、 １３−４ ｂ、 １３−５．
１３−５ ａ。 １３−５ｂ、 １３−５ｃ・・・配線経路データ、１４
−１．１４−２・・・配線経路データの領域境界点。
Claims (1)
- 【特許請求の範囲】 設計対象となる配線基板上の全ての配線区間データを
格納した基板配線区間データ記憶部と、基板を複数個の
領域に分割する基板領域分割処理部と、 前記配線区間データを、分割された基板の各領域に対し
、該配線区間データの基板上の位置を基準にして該配線
区間データが含まれる各領域に割り当てを行う配線区間
データ領域割り当て処理部と、 各領域単位に割り当てられた配線区間データを記憶する
複数個の領域配線区間データ記憶部と、各領域単位に、
配線区間データに対し配線経路の決定、編集をグラフィ
ックディスプレイを用いて対話型で行う複数個の対話型
配線編集処理部と、各領域単位に、配線経路が決定され
た配線経路データを格納する複数個の領域配線経路デー
タ記憶部と、 複数個の前記領域配線経路データ記憶部に格納された各
領域の配線経路データを併合する配線経路データ併合処
理部と、 併合された全ての領域の配線経路データを格納する基板
配線経路データ記憶部と、 複数個の領域にまたがった配線区間データに対し、各領
域単位に決定された配線経路データの接続および編集を
グラフィックディスプレイを用いて対話型で行う対話型
配線編集処理部とから構成され、１つの基板を複数個の
領域に分割して、各領域単位に対応した複数個のグラフ
ィックディスプレイを用いた対話型の配線経路編集処理
を並列かつ独立に行うことを特徴とする配線編集処理方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045755A JPH02224182A (ja) | 1989-02-27 | 1989-02-27 | 配線編集処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045755A JPH02224182A (ja) | 1989-02-27 | 1989-02-27 | 配線編集処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224182A true JPH02224182A (ja) | 1990-09-06 |
Family
ID=12728115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1045755A Pending JPH02224182A (ja) | 1989-02-27 | 1989-02-27 | 配線編集処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224182A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203108A (ja) * | 1993-01-05 | 1994-07-22 | Nec Corp | 配線設計処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188772A (ja) * | 1983-04-11 | 1984-10-26 | Nec Corp | 経路探索処理方式 |
| JPS62115572A (ja) * | 1985-11-15 | 1987-05-27 | Canon Inc | 自然言語処理装置 |
-
1989
- 1989-02-27 JP JP1045755A patent/JPH02224182A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188772A (ja) * | 1983-04-11 | 1984-10-26 | Nec Corp | 経路探索処理方式 |
| JPS62115572A (ja) * | 1985-11-15 | 1987-05-27 | Canon Inc | 自然言語処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203108A (ja) * | 1993-01-05 | 1994-07-22 | Nec Corp | 配線設計処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63225869A (ja) | 配線経路探索方式 | |
| JPH02224182A (ja) | 配線編集処理方式 | |
| JPH02236779A (ja) | スキャンパス接続方式 | |
| US5631842A (en) | Parallel approach to chip wiring | |
| US20030014722A1 (en) | Automatic layout design method of wirings in semiconductor integrated circuit | |
| JPS6265147A (ja) | バストレ−ス方式 | |
| JPS62139342A (ja) | Ｌｓｉ設計方法 | |
| JPH09101982A (ja) | 半導体集積回路のｃａｄシステム | |
| JP2867522B2 (ja) | 回路接続情報の表示装置 | |
| JPS62115574A (ja) | 並列配線方式 | |
| JPS63137451A (ja) | Ｃａｄシステム | |
| JPH0645446A (ja) | 配置配線方法 | |
| JPH01216481A (ja) | Ｃａｄシステム | |
| JPH09160941A (ja) | エンベッデッドアレイ用レイアウト設計支援システム及びベースアレイのマスクデータ生成装置 | |
| JPS63217643A (ja) | 多層配線法 | |
| JP2825928B2 (ja) | チャネルマージ配線法 | |
| JPH0358278A (ja) | 計算機による回路設計支援システム | |
| JPH0424722B2 (ja) | ||
| JP2713969B2 (ja) | 自動配線パターン設定方式 | |
| JPS63213076A (ja) | 配線基板設計支援方法 | |
| JPS61120279A (ja) | 半導体集積回路のレイアウト方式 | |
| JP2000172733A (ja) | ボンディングパッドの配置位置決定方法 | |
| JPH044471A (ja) | 部品位置決定装置 | |
| JPH0544706B2 (ja) | ||
| JPH06120344A (ja) | Ｌｓｉのフロアプランシステム |