JPH02224186A - マルチプロセッサ制御装置 - Google Patents
マルチプロセッサ制御装置Info
- Publication number
- JPH02224186A JPH02224186A JP1045631A JP4563189A JPH02224186A JP H02224186 A JPH02224186 A JP H02224186A JP 1045631 A JP1045631 A JP 1045631A JP 4563189 A JP4563189 A JP 4563189A JP H02224186 A JPH02224186 A JP H02224186A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- dsp
- dsps
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- blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Multi Processors (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野】
この発明は、画像を作る画素を並列構成の複数のディジ
タル信号処理プロセッサによりブロック単位で処理する
マルチプロセッサ制御装置に関するものである。 〔従来の技術〕 第３図は例えばアイ イーイーイー、グロブコム ８７
°４５３ページ“ア リアルタイム ビデオ シグナル
プロセッサ スウタブル フォアモーション ピクチ
ュア コーディング アプリケーションズ” （Ｉ Ｅ
ＥＥ ＧＬＯＢＣＯＭ’８７ Ｐ４５３“Ａ Ｒ
ｅａｌｔｉｍｅ Ｖ ｉｄｅ。 Ｓ ｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ ５ｕｉｔａｂ
ｌｅ ｆｏｒ ｍｏｔｉｏｎｐｉｃｔｕｒｅ Ｃｏｄｉ
ｎｇ Ａｐｐｌｉｃａｔｉｏｎｓ″′）記載のマルチプ
ロセッサ制御装置を示すブロック接続図であり、図にお
いて、１０１は入力データ、２は画素のブロックごとに
並列接続された複数のディジタル信号処理プロセッサ（
以下、ＤＳＰという）、ｌは各ＤＳＰ２へのデータ転送
を画素のブロック単位で制御するデータ転送制御器、１
０２は各ＤＳＰ２へ分配されるデータ、３０１は各ＤＳ
Ｐ２による処理済みデータである。 次に、動作について説明する。第３図において、入力デ
ータ１０１はデータ転送制御器１により分配され、各Ｄ
ＳＰ２へ転送され、さらにそれぞれのＤＳＰ２内で処理
された後、処理済みデータ３０１として、データ転送制
御器１を通して次の処理ステップへ移行する。この時の
各ＤＳＰ２が分担するメモリ領域は、第４図（ａ）のＡ
。 Ｂ、Ｃの通りであり、ＤＳＰ２は画像データを、第４図
（ｂ）に示すように並列処理する。すなわち、各ＤＳＰ
２には均等に処理対象領域が割り当てられる。 ところで、フレーム間画像符号化方式等では、入力フレ
ームと前フレームとの差分が、ある一定の大きさの部分
のみを符号化対象とし、それ以外は前フレームデータを
用いる条件付画素補充処理を行うのが一般的である。し
たがって、処理対象領域の画素数が同一でも、有効画素
率が異なる場合は、処理に要する演算量も異なり、所要
演算量または所要演算時間が有効画素率に比例する。 第４図（ｂ）はこのようなフレーム間画像符号化処理を
、ＤＳＰ２の並列構成で実行した場合、各ＤＳＰ２での
有効画素数の分布をみると、ＤＳＰ２を並列構成とした
１ブロック当りの所要演算時間が、各ＤＳＰ２中で最も
処理対象画素の多いＤＳＰ２の処理時間Ｔに依存するこ
とになる。このため、他のＤＳＰ２は待ち状態となり処
理は行われない。 〔発明が解決しようとする課題〕 従来のマルチプロセッサ制御装置は以上のように構成さ
れているので、画像１フレーム内の有効画素分布領域に
偏りがあり、さらにその分布が時間的に変動する場合、
全体の処理時間は、全てのＤＳＰ２の中で最も処理時間
を必要とされるＤＳＰ２に規定されてしまうことになり
、このためＤＳＰ （２）１個当りの処理効率が低下す
るだけでなく、大量のデータを高速に処理する画像信号
処理には不適当となるなどの課題があった。 この発明は上記のような課題を解消するためになされた
もので、並列構成のＤＳＰによるフレームデータの処理
効率を最大限に活用できるマルチプロセッサ制御装置を
得ることを目的とする。 〔課題を解決するための手段〕 この発明に係るマルチプロセッサ制御装置は、設定プロ
グラムに従って画像符号化処理を行う並列構成のディジ
タル信号処理プロセッサにより１フレーム分の入力デー
タを記憶する入力メモリから、予め定めた順位に従って
画素のブロック単位で、上記入力データを読み出し、こ
の入力データにもとづいて、各ＤＳＰが実施する画像符
号化処理の終了および未了のフラグをステータスレジス
タに格納し、このステータスレジスタを検索するデータ
フローコントローラによって、上記画像符号化処理を終
了した上記ＤＳＰに対して次の処理対象となる画素のブ
ロックを順次割り振り制御するようにしたものである。 〔作用〕 この発明におけるデータフローコントローラは、各ＤＳ
Ｐに対して処理領域をブロック単位で与え、処理終了後
、順次に次の処理ブロックを各ＤＳＰに割り振り、各Ｄ
ＳＰごとの画像処理時間を均等化するように作用する。 〔発明の実施例〕 以下、この発明の一実施例を図について説明する。第１
図において、６は入力データ１０１を保持しておく入力
メモリ、７は各ＤＳＰ２の処理終了及び未動作（未了）
を示すステータスレジスタ（以下、ＳＲという）、８は
ＳＲ７を認識し、各ＤＳＰ２に割り込みを指示するデー
タフローコントローラ、９は各ＤＳＰ２で処理されたデ
ータを保持する出力用メモリであり、このほかの第３図
と同一の符号は同−又は相当部分を示し、その重複する
説明を省略する。 第２図（ａ）は各ＤＳＰ２の処理単位とするｎ×ｎ画素
のブロックの分割方法の一実施例であり、ａ、ｂ、ｃ・
・・は処理単位ブロックとする。また１、第２図（ｂ）
は各ＤＳＰ２のブロック割り当てと、全体としての所要
処理時間の関係を示している。 次に動作を説明する。まず、入力データ１０１は入力メ
モリ６に転送される。予め、各ＤＳＰ２間には優先順位
が決められており、優先順位の高い順に、入力メモリ６
からブロック単位でデータを読み込み、ＤＳＰ２に予め
設定されたプログラムに基づいて画像符号化処理を行う
。処理の終了したＤＳＰ２は、処理終了信号４０１を出
力し、ＳＲ７に格納する。次に、このＳＲ７に格納した
処理終了信号４０１をデータフローコントローラ８が認
識し、処理終了の特定のＤＳＰ２を確認し、そのＤＳＰ
２に出力用メモリ９への処理済みデータ３０１の転送を
許可するとともに、次に処理すべきブロックを割り当て
る起動制御信号５０１を出力する。 この時、各ブロックの画素データの有効画素数（処理時
間）が、ＤＳＰ２をＤＳＰ−１，ＤＳＰ−２，ＤＳＰ−
３とした場合に、第２図（ｂ）のように各ブロック間で
異なっている場合、各ＤＳＰ、−１〜ＤＳＰ−３で画像
１フレーム全体として全所要時間が平滑化されるように
、データフローコントローラ８が起動制御信号５０１を
出力して、各ブロックを各ＤＳＰ−１−ＤＳＰ−３に割
り振るようにアドレスを調整する。従って、第２図（ｂ
）に示すように、有効画素数の比較的高いブロックｂを
処理しているＤＳＰ−２が処理を終了するまでに、ＤＳ
Ｐ−１，ＤＳＰ−３は有効画素数の比較的小さいブロッ
クａ、ｃを処理し、その後すぐに、次のブロックｄ、ｅ
を処理する。こうして、処理を終了したＤＳＰ−１〜Ｄ
ＳＰ−３は次のブロックを処理することにより、画像の
１フレームを処理する間に、ｌフレームの有効画素数は
、ＤＳＰ２のＤＳＰ−１，ＤＳＰ−２，ＤＳＰ−３に均
等化されることになる。この結果、従来のように、処理
領域を予め均等分割化する場合の所要処理時間よりも十
分短縮することができる。 なお、上記実施例ではＤＳＰ２を３個設けて、これらに
ブロック単位で画像データを割り当てるものを示したが
、そのＤＳＰの個数および処理の分割化によるモジュー
ル分割あるいはブロック分割は任意に設定してもよい。 〔発明の効果〕 以上のように、この発明によれば、ステータスレジスタ
を検索するデータフローコントローラによって各ＤＳＰ
に処理領域をブロック単位で与え、各ＤＳＰに処理終了
後、順次次の処理ブロックを各ＤＳＰで割り振るように
構成したので、上記各ＤＳＰごとの処理時間または有効
画素数を均等化でき、無駄な待ち時間を分散させ、全体
として画像処理能力を顕著に向上させるものが得られる
効果がある。
タル信号処理プロセッサによりブロック単位で処理する
マルチプロセッサ制御装置に関するものである。 〔従来の技術〕 第３図は例えばアイ イーイーイー、グロブコム ８７
°４５３ページ“ア リアルタイム ビデオ シグナル
プロセッサ スウタブル フォアモーション ピクチ
ュア コーディング アプリケーションズ” （Ｉ Ｅ
ＥＥ ＧＬＯＢＣＯＭ’８７ Ｐ４５３“Ａ Ｒ
ｅａｌｔｉｍｅ Ｖ ｉｄｅ。 Ｓ ｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ ５ｕｉｔａｂ
ｌｅ ｆｏｒ ｍｏｔｉｏｎｐｉｃｔｕｒｅ Ｃｏｄｉ
ｎｇ Ａｐｐｌｉｃａｔｉｏｎｓ″′）記載のマルチプ
ロセッサ制御装置を示すブロック接続図であり、図にお
いて、１０１は入力データ、２は画素のブロックごとに
並列接続された複数のディジタル信号処理プロセッサ（
以下、ＤＳＰという）、ｌは各ＤＳＰ２へのデータ転送
を画素のブロック単位で制御するデータ転送制御器、１
０２は各ＤＳＰ２へ分配されるデータ、３０１は各ＤＳ
Ｐ２による処理済みデータである。 次に、動作について説明する。第３図において、入力デ
ータ１０１はデータ転送制御器１により分配され、各Ｄ
ＳＰ２へ転送され、さらにそれぞれのＤＳＰ２内で処理
された後、処理済みデータ３０１として、データ転送制
御器１を通して次の処理ステップへ移行する。この時の
各ＤＳＰ２が分担するメモリ領域は、第４図（ａ）のＡ
。 Ｂ、Ｃの通りであり、ＤＳＰ２は画像データを、第４図
（ｂ）に示すように並列処理する。すなわち、各ＤＳＰ
２には均等に処理対象領域が割り当てられる。 ところで、フレーム間画像符号化方式等では、入力フレ
ームと前フレームとの差分が、ある一定の大きさの部分
のみを符号化対象とし、それ以外は前フレームデータを
用いる条件付画素補充処理を行うのが一般的である。し
たがって、処理対象領域の画素数が同一でも、有効画素
率が異なる場合は、処理に要する演算量も異なり、所要
演算量または所要演算時間が有効画素率に比例する。 第４図（ｂ）はこのようなフレーム間画像符号化処理を
、ＤＳＰ２の並列構成で実行した場合、各ＤＳＰ２での
有効画素数の分布をみると、ＤＳＰ２を並列構成とした
１ブロック当りの所要演算時間が、各ＤＳＰ２中で最も
処理対象画素の多いＤＳＰ２の処理時間Ｔに依存するこ
とになる。このため、他のＤＳＰ２は待ち状態となり処
理は行われない。 〔発明が解決しようとする課題〕 従来のマルチプロセッサ制御装置は以上のように構成さ
れているので、画像１フレーム内の有効画素分布領域に
偏りがあり、さらにその分布が時間的に変動する場合、
全体の処理時間は、全てのＤＳＰ２の中で最も処理時間
を必要とされるＤＳＰ２に規定されてしまうことになり
、このためＤＳＰ （２）１個当りの処理効率が低下す
るだけでなく、大量のデータを高速に処理する画像信号
処理には不適当となるなどの課題があった。 この発明は上記のような課題を解消するためになされた
もので、並列構成のＤＳＰによるフレームデータの処理
効率を最大限に活用できるマルチプロセッサ制御装置を
得ることを目的とする。 〔課題を解決するための手段〕 この発明に係るマルチプロセッサ制御装置は、設定プロ
グラムに従って画像符号化処理を行う並列構成のディジ
タル信号処理プロセッサにより１フレーム分の入力デー
タを記憶する入力メモリから、予め定めた順位に従って
画素のブロック単位で、上記入力データを読み出し、こ
の入力データにもとづいて、各ＤＳＰが実施する画像符
号化処理の終了および未了のフラグをステータスレジス
タに格納し、このステータスレジスタを検索するデータ
フローコントローラによって、上記画像符号化処理を終
了した上記ＤＳＰに対して次の処理対象となる画素のブ
ロックを順次割り振り制御するようにしたものである。 〔作用〕 この発明におけるデータフローコントローラは、各ＤＳ
Ｐに対して処理領域をブロック単位で与え、処理終了後
、順次に次の処理ブロックを各ＤＳＰに割り振り、各Ｄ
ＳＰごとの画像処理時間を均等化するように作用する。 〔発明の実施例〕 以下、この発明の一実施例を図について説明する。第１
図において、６は入力データ１０１を保持しておく入力
メモリ、７は各ＤＳＰ２の処理終了及び未動作（未了）
を示すステータスレジスタ（以下、ＳＲという）、８は
ＳＲ７を認識し、各ＤＳＰ２に割り込みを指示するデー
タフローコントローラ、９は各ＤＳＰ２で処理されたデ
ータを保持する出力用メモリであり、このほかの第３図
と同一の符号は同−又は相当部分を示し、その重複する
説明を省略する。 第２図（ａ）は各ＤＳＰ２の処理単位とするｎ×ｎ画素
のブロックの分割方法の一実施例であり、ａ、ｂ、ｃ・
・・は処理単位ブロックとする。また１、第２図（ｂ）
は各ＤＳＰ２のブロック割り当てと、全体としての所要
処理時間の関係を示している。 次に動作を説明する。まず、入力データ１０１は入力メ
モリ６に転送される。予め、各ＤＳＰ２間には優先順位
が決められており、優先順位の高い順に、入力メモリ６
からブロック単位でデータを読み込み、ＤＳＰ２に予め
設定されたプログラムに基づいて画像符号化処理を行う
。処理の終了したＤＳＰ２は、処理終了信号４０１を出
力し、ＳＲ７に格納する。次に、このＳＲ７に格納した
処理終了信号４０１をデータフローコントローラ８が認
識し、処理終了の特定のＤＳＰ２を確認し、そのＤＳＰ
２に出力用メモリ９への処理済みデータ３０１の転送を
許可するとともに、次に処理すべきブロックを割り当て
る起動制御信号５０１を出力する。 この時、各ブロックの画素データの有効画素数（処理時
間）が、ＤＳＰ２をＤＳＰ−１，ＤＳＰ−２，ＤＳＰ−
３とした場合に、第２図（ｂ）のように各ブロック間で
異なっている場合、各ＤＳＰ、−１〜ＤＳＰ−３で画像
１フレーム全体として全所要時間が平滑化されるように
、データフローコントローラ８が起動制御信号５０１を
出力して、各ブロックを各ＤＳＰ−１−ＤＳＰ−３に割
り振るようにアドレスを調整する。従って、第２図（ｂ
）に示すように、有効画素数の比較的高いブロックｂを
処理しているＤＳＰ−２が処理を終了するまでに、ＤＳ
Ｐ−１，ＤＳＰ−３は有効画素数の比較的小さいブロッ
クａ、ｃを処理し、その後すぐに、次のブロックｄ、ｅ
を処理する。こうして、処理を終了したＤＳＰ−１〜Ｄ
ＳＰ−３は次のブロックを処理することにより、画像の
１フレームを処理する間に、ｌフレームの有効画素数は
、ＤＳＰ２のＤＳＰ−１，ＤＳＰ−２，ＤＳＰ−３に均
等化されることになる。この結果、従来のように、処理
領域を予め均等分割化する場合の所要処理時間よりも十
分短縮することができる。 なお、上記実施例ではＤＳＰ２を３個設けて、これらに
ブロック単位で画像データを割り当てるものを示したが
、そのＤＳＰの個数および処理の分割化によるモジュー
ル分割あるいはブロック分割は任意に設定してもよい。 〔発明の効果〕 以上のように、この発明によれば、ステータスレジスタ
を検索するデータフローコントローラによって各ＤＳＰ
に処理領域をブロック単位で与え、各ＤＳＰに処理終了
後、順次次の処理ブロックを各ＤＳＰで割り振るように
構成したので、上記各ＤＳＰごとの処理時間または有効
画素数を均等化でき、無駄な待ち時間を分散させ、全体
として画像処理能力を顕著に向上させるものが得られる
効果がある。
第１図はこの発明の一実施例によるマルチプロセッサ制
御装置を示すブロック接続図、第２図はこの発明の一実
施例による画像フレーム処理領域及びブロックの割り当
て方法を示す説明図、第３図は従来のマルチプロセッサ
制御装置を示すブロック接続図、第４図は従来のメモリ
領域の分割状況および領域別の有効画素分布を示す説明
図である。 ２はディジタル信号処理プロセッサ、６は入力メモリ、
７はステータスレジスタ（ＳＲ）、８はデータフローコ
ントローラ（ＤＦＣ）。 なお、図中、同一符号は同一、又は相当部分を示す。
御装置を示すブロック接続図、第２図はこの発明の一実
施例による画像フレーム処理領域及びブロックの割り当
て方法を示す説明図、第３図は従来のマルチプロセッサ
制御装置を示すブロック接続図、第４図は従来のメモリ
領域の分割状況および領域別の有効画素分布を示す説明
図である。 ２はディジタル信号処理プロセッサ、６は入力メモリ、
７はステータスレジスタ（ＳＲ）、８はデータフローコ
ントローラ（ＤＦＣ）。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 入力データを１フレーム分記憶する入力メモリと、この
入力メモリから予め定めた順位に従って画素のブロック
単位で上記入力データを読み込んで、設定プログラムに
従って画像符号化処理を行う並列構成の複数のディジタ
ル信号処理プロセッサと、これらの各ディジタル信号処
理プロセッサによる画像符号化処理の終了および未了の
フラグを格納するステータスレジスタと、このステータ
スレジスタを検索して、上記画像符号化処理を終了した
上記ディジタル信号処理プロセッサに、次の処理対象と
なる画素のブロックを順次割り振り制御するデータフロ
ーコントローラとを備えたマルチプロセッサ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045631A JPH02224186A (ja) | 1989-02-27 | 1989-02-27 | マルチプロセッサ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045631A JPH02224186A (ja) | 1989-02-27 | 1989-02-27 | マルチプロセッサ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224186A true JPH02224186A (ja) | 1990-09-06 |
Family
ID=12724715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1045631A Pending JPH02224186A (ja) | 1989-02-27 | 1989-02-27 | マルチプロセッサ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224186A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04172570A (ja) * | 1990-11-06 | 1992-06-19 | Nippon Telegr & Teleph Corp <Ntt> | 画像信号のタスク分割並列処理方法 |
| JP2007325027A (ja) * | 2006-06-01 | 2007-12-13 | Oki Electric Ind Co Ltd | 画像分割方法、画像分割装置、および画像分割プログラム |
| JP2013148380A (ja) * | 2012-01-17 | 2013-08-01 | Dainippon Screen Mfg Co Ltd | 外観検査装置 |
| JP2015032008A (ja) * | 2013-07-31 | 2015-02-16 | 株式会社東芝 | ディジタルシグナルプロセッサによるメモリ転送装置およびディジタルシグナルプロセッサによるメモリ転送方法 |
| US9196031B2 (en) | 2012-01-17 | 2015-11-24 | SCREEN Holdings Co., Ltd. | Appearance inspection apparatus and method |
-
1989
- 1989-02-27 JP JP1045631A patent/JPH02224186A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04172570A (ja) * | 1990-11-06 | 1992-06-19 | Nippon Telegr & Teleph Corp <Ntt> | 画像信号のタスク分割並列処理方法 |
| JP2007325027A (ja) * | 2006-06-01 | 2007-12-13 | Oki Electric Ind Co Ltd | 画像分割方法、画像分割装置、および画像分割プログラム |
| JP2013148380A (ja) * | 2012-01-17 | 2013-08-01 | Dainippon Screen Mfg Co Ltd | 外観検査装置 |
| US9196031B2 (en) | 2012-01-17 | 2015-11-24 | SCREEN Holdings Co., Ltd. | Appearance inspection apparatus and method |
| JP2015032008A (ja) * | 2013-07-31 | 2015-02-16 | 株式会社東芝 | ディジタルシグナルプロセッサによるメモリ転送装置およびディジタルシグナルプロセッサによるメモリ転送方法 |
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