JPH02226433A - 奇偶検査方式 - Google Patents
奇偶検査方式Info
- Publication number
- JPH02226433A JPH02226433A JP4694389A JP4694389A JPH02226433A JP H02226433 A JPH02226433 A JP H02226433A JP 4694389 A JP4694389 A JP 4694389A JP 4694389 A JP4694389 A JP 4694389A JP H02226433 A JPH02226433 A JP H02226433A
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- JP
- Japan
- Prior art keywords
- parity
- memory
- data
- bit
- word
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- Pending
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔１既要〕
データのパリティ検査及びパリティビットの発生に関し
、 パリティビット用のメモリ素子の個数を減少することが
できる奇偶検査方式を提供することを目的とし、 １語が複数ビットを有するメモリ素子から成り、該各ビ
ットがデータメモリの１データ語のパリティビットを記
憶するパリティメモリと、該データメモリの読出し／書
込みアクセス時にデータ語のアドレス情報に基づいて該
パリティメモリの１語を読出す手段と、該アドレス情報
に基づいて当該データ語に対するパリティビット位置を
指定する手段と、該指定手段の指定に基づいて該読出手
段により読出された１語からパリティビットを抽出する
手段と、読出しアクセス時に、読出されたデータ語及び
該抽出手段によって抽出されたパリティビットを奇偶検
査する手段と、該データメモリへの書込みデータからパ
リティビットを作成する手段と、書込みアクセス時に、
該指定手段により指定されたビット位置に該作成手段に
より作成されたパリティビットを、及び他のビット位置
には該読出手段により続出されたビットを該パリティメ
モリに書込む手段とを設け、奇偶検査を行うように構成
する。
、 パリティビット用のメモリ素子の個数を減少することが
できる奇偶検査方式を提供することを目的とし、 １語が複数ビットを有するメモリ素子から成り、該各ビ
ットがデータメモリの１データ語のパリティビットを記
憶するパリティメモリと、該データメモリの読出し／書
込みアクセス時にデータ語のアドレス情報に基づいて該
パリティメモリの１語を読出す手段と、該アドレス情報
に基づいて当該データ語に対するパリティビット位置を
指定する手段と、該指定手段の指定に基づいて該読出手
段により読出された１語からパリティビットを抽出する
手段と、読出しアクセス時に、読出されたデータ語及び
該抽出手段によって抽出されたパリティビットを奇偶検
査する手段と、該データメモリへの書込みデータからパ
リティビットを作成する手段と、書込みアクセス時に、
該指定手段により指定されたビット位置に該作成手段に
より作成されたパリティビットを、及び他のビット位置
には該読出手段により続出されたビットを該パリティメ
モリに書込む手段とを設け、奇偶検査を行うように構成
する。
本発明は、データのパリティ検査及びパリティビットの
発生に関する。
発生に関する。
近年、情報処理機器において、メモリデータにパリティ
ビットを付加し、奇偶検査を行うことによってデータの
信頼性を高める方法が広く行われている。また、各種計
算機システムの処理機能及び性能の増強の要求に伴って
、内蔵されるプログラム量は益々、増大し、半導体技術
の進歩によるメモリ素子の低価格化と相まって益々、大
容量のメモリが計算機システムに実装される傾向にある
。
ビットを付加し、奇偶検査を行うことによってデータの
信頼性を高める方法が広く行われている。また、各種計
算機システムの処理機能及び性能の増強の要求に伴って
、内蔵されるプログラム量は益々、増大し、半導体技術
の進歩によるメモリ素子の低価格化と相まって益々、大
容量のメモリが計算機システムに実装される傾向にある
。
従って、メモリ容量の増大に伴って増加するパリティビ
ット用のメモリ素子の及びその実装スペースの減少が望
まれている。
ット用のメモリ素子の及びその実装スペースの減少が望
まれている。
第３図は従来例を示すメモリ構成である。全図を通じて
同一符号は同一対象物を示す。
同一符号は同一対象物を示す。
従来は、例えば、１６Ｋ（Ｋ＝１０２４）データ語をメ
モリ容量の単位とし、１データ語を８ビツトとし、１デ
ータ語に対して１パリテイピツＩ・を付加するとき、１
語が１６にビットのメモリ素子を８個でデータメモリを
構成し、同じメモリ素子を１個でパリティメモリを構成
した。従って、６４にデータ語の容量のメモリは上記の
単位を４組で構成する。
モリ容量の単位とし、１データ語を８ビツトとし、１デ
ータ語に対して１パリテイピツＩ・を付加するとき、１
語が１６にビットのメモリ素子を８個でデータメモリを
構成し、同じメモリ素子を１個でパリティメモリを構成
した。従って、６４にデータ語の容量のメモリは上記の
単位を４組で構成する。
上記のように従来方法によると、メモリ容量を所定語数
、例えば、１６に語増加するごとに１個のメモリ素子又
はＩＣ（集積回路）が増加し、その実装スペースが増加
する。半導体技術の進歩によるＩＣの低価格化によって
プリント板、コネクタ等の機構部品が装置価格の大きな
割合を占めるようになった今日、パリティメモリが装置
の大型化と共にコスト増加をもたらすという問題点があ
った。
、例えば、１６に語増加するごとに１個のメモリ素子又
はＩＣ（集積回路）が増加し、その実装スペースが増加
する。半導体技術の進歩によるＩＣの低価格化によって
プリント板、コネクタ等の機構部品が装置価格の大きな
割合を占めるようになった今日、パリティメモリが装置
の大型化と共にコスト増加をもたらすという問題点があ
った。
本発明は、パリティビット用のメモリ素子の個数を減少
することができる奇偶検査方式を提供することを目的と
する。
することができる奇偶検査方式を提供することを目的と
する。
第１図は本発明の原理ブロック図を示す。
図において、
２は１語が複数ビットを有するメモリ素子がら成り、各
ビットがデータメモリ１の１データ語のパリティビット
を記憶するパリティメモリ、３はデータメモリ１の読出
し／書込みアクセス時にデータ語のアドレス情報に基づ
いてパリティメモリ２の１語を読出す手段、 ４はアドレス情報に基づいて当該データ語に対するパリ
ティビット位置を指定する手段、５は指定手段４の指定
に基づいて読出手段３により読出された１語からパリテ
ィビットを抽出する手段、 ６は読出しアクセス時に、読出されたデータ語及び抽出
手段５によって抽出されたパリティビットを奇偶検査す
る手段、 ７はデータメモリ１への書込みデータからパリティビッ
トを作成する手段、 ８は書込みアクセス時に、指定手段４により指定された
ビット位置に作成手段７により作成されたパリティビッ
トを、及び他のビット位置には読出手段３により読出さ
れたビットをパリティメモ＋Ｊ ２に書込む手段である
。
ビットがデータメモリ１の１データ語のパリティビット
を記憶するパリティメモリ、３はデータメモリ１の読出
し／書込みアクセス時にデータ語のアドレス情報に基づ
いてパリティメモリ２の１語を読出す手段、 ４はアドレス情報に基づいて当該データ語に対するパリ
ティビット位置を指定する手段、５は指定手段４の指定
に基づいて読出手段３により読出された１語からパリテ
ィビットを抽出する手段、 ６は読出しアクセス時に、読出されたデータ語及び抽出
手段５によって抽出されたパリティビットを奇偶検査す
る手段、 ７はデータメモリ１への書込みデータからパリティビッ
トを作成する手段、 ８は書込みアクセス時に、指定手段４により指定された
ビット位置に作成手段７により作成されたパリティビッ
トを、及び他のビット位置には読出手段３により読出さ
れたビットをパリティメモ＋Ｊ ２に書込む手段である
。
本発明によれば、読出手段３はパリティメモリ２から当
該データ語のパリティビットを記憶する１語を読出し、
指定手段４は当該データ語に対するパリティビット位置
を指定し、読出しアクセス時に抽出手段５は指定手段４
の指定に基づいて、読出手段３により続出された１語か
らパリティビットを抽出し、検査手段６は読出されたデ
ータ語及び抽出手段５によって抽出されたパリティビッ
トを奇偶検査する。また、書込みアクセス時に作成手段
７はデータメモリｌへの書込みデータからパリティビッ
トを作成し、四速手段８は指定手段４により指定された
ビット位置に作成手段７からのパリティビットを書込み
、他のビット位置には読出手段３からのビットをパリテ
ィメモリ２に書込むので、パリティビット用のメモリを
１語が複数ビットを有するメモリ素子で構成することが
できる。
該データ語のパリティビットを記憶する１語を読出し、
指定手段４は当該データ語に対するパリティビット位置
を指定し、読出しアクセス時に抽出手段５は指定手段４
の指定に基づいて、読出手段３により続出された１語か
らパリティビットを抽出し、検査手段６は読出されたデ
ータ語及び抽出手段５によって抽出されたパリティビッ
トを奇偶検査する。また、書込みアクセス時に作成手段
７はデータメモリｌへの書込みデータからパリティビッ
トを作成し、四速手段８は指定手段４により指定された
ビット位置に作成手段７からのパリティビットを書込み
、他のビット位置には読出手段３からのビットをパリテ
ィメモリ２に書込むので、パリティビット用のメモリを
１語が複数ビットを有するメモリ素子で構成することが
できる。
以下、本発明の実施例を第２図を参照して説明する。企
図を通じて同一符号は同一対象物を示す。
図を通じて同一符号は同一対象物を示す。
第２図で第１図に対応するものは一点鎖線で囲んである
。
。
第２図において、
データメモリ１ａは６４に語（８ビット／語）の記憶容
量を有し、パリティメモリ２ａは１６に語（８ビット／
語）のメモリ素子で構成し、各１語の８ビツトはデータ
メモ１月ａの８語に対するパリティビットを記憶するよ
うに構成する。
量を有し、パリティメモリ２ａは１６に語（８ビット／
語）のメモリ素子で構成し、各１語の８ビツトはデータ
メモ１月ａの８語に対するパリティビットを記憶するよ
うに構成する。
データメモリ１ａからマイクロプロセッサ（以下、ＭＰ
Ｕという）からのアドレス信号ＡＯＯ（ＬＳＤ）〜Ａ１
５（ＭＳＤ）でアドレスＩ旨定された１語のデータが読
出すと共に、パリティメモリ２ａからアドレス信号Ａ０
３〜Ａ１５でアドレス指定された１語のパリティデータ
を続出す。セレクタ５ａはパリティメモリ２ａからのパ
リティデータ（８パリテイビツトを含む）からＡＯＯ−
ＡＯ２によって１ビツトを選択し、読出したデータに対
するパリティビットを抽出する。パリティ検査／作成器
６ａは読出したデータとセレクタ５ａによって抽出され
たパリティビットをパリティチエツクしてデータエラー
の有無を検出する。
Ｕという）からのアドレス信号ＡＯＯ（ＬＳＤ）〜Ａ１
５（ＭＳＤ）でアドレスＩ旨定された１語のデータが読
出すと共に、パリティメモリ２ａからアドレス信号Ａ０
３〜Ａ１５でアドレス指定された１語のパリティデータ
を続出す。セレクタ５ａはパリティメモリ２ａからのパ
リティデータ（８パリテイビツトを含む）からＡＯＯ−
ＡＯ２によって１ビツトを選択し、読出したデータに対
するパリティビットを抽出する。パリティ検査／作成器
６ａは読出したデータとセレクタ５ａによって抽出され
たパリティビットをパリティチエツクしてデータエラー
の有無を検出する。
パリティ検査／作成器６ａはデータメモリｌａへの書込
みデータを入力してパリティビットを作成する。パリテ
ィメモリ２ａからアドレス信号Ａ０３〜Ａ工５でアドレ
ス指定される１語を読出す。デコーダ４ａはＡＯＯ〜Ａ
Ｏ２をデコードして当８亥書込みデータに対するパリテ
ィデータ（８ビツト）内のビット位置を指定する。書込
み部８ａはデコーダ４ａによって指定されたビット位置
にパリティ検査／作成器６ａによって作成されたパリテ
ィビットを出力（論理積回路Ａ２）シ、他のビット位Ｗ
（否定回路■）にはパリティメモリ２ａから読み出され
たデータをそのまま出力（論理積回路Ａ１）シてパリテ
ィメモ’Ｊ２ａに書き込む（論理和回路ＯＲ）。
みデータを入力してパリティビットを作成する。パリテ
ィメモリ２ａからアドレス信号Ａ０３〜Ａ工５でアドレ
ス指定される１語を読出す。デコーダ４ａはＡＯＯ〜Ａ
Ｏ２をデコードして当８亥書込みデータに対するパリテ
ィデータ（８ビツト）内のビット位置を指定する。書込
み部８ａはデコーダ４ａによって指定されたビット位置
にパリティ検査／作成器６ａによって作成されたパリテ
ィビットを出力（論理積回路Ａ２）シ、他のビット位Ｗ
（否定回路■）にはパリティメモリ２ａから読み出され
たデータをそのまま出力（論理積回路Ａ１）シてパリテ
ィメモ’Ｊ２ａに書き込む（論理和回路ＯＲ）。
従って、パリティメモリ２ａの１語にデータメモリ１ａ
の８データ語分に対する８パリテイビツトを格納してデ
ータメモリ１ａの読出し／書込みアクセス時にパリティ
メモリ２ａから対応する８パリテイビツトを読出すよう
に構成し、データ読出し時には８パリテイビツトから該
当するパリティビットを抽出して読出しデータと共にパ
リティチエツクを行い、データ書込み時には８パリティ
ビットの該当するビット位置に書込みデータ８ビツトか
ら作成したパリティビットを格納する。従って、従来例
で説明したように、４個のメモリ素子を必要としたパリ
ティメモリを１個のメモリ素子で構成している。
の８データ語分に対する８パリテイビツトを格納してデ
ータメモリ１ａの読出し／書込みアクセス時にパリティ
メモリ２ａから対応する８パリテイビツトを読出すよう
に構成し、データ読出し時には８パリテイビツトから該
当するパリティビットを抽出して読出しデータと共にパ
リティチエツクを行い、データ書込み時には８パリティ
ビットの該当するビット位置に書込みデータ８ビツトか
ら作成したパリティビットを格納する。従って、従来例
で説明したように、４個のメモリ素子を必要としたパリ
ティメモリを１個のメモリ素子で構成している。
本例は本発明の一実施例であり、実施方法には幾多の変
形があることはいうまでもない０例えば書込み部８ａを
、８パリテイビツトのすべてのパターンを記憶する読出
し専用メモ１（ＲＯＭ）で構成し、パリティメモリ２ａ
から読出した８パリテイビツト、当１亥パリティビット
（立直を示すアドレス信号ＡＯＯ〜ＡＯ２、及びパリテ
ィ検査／作成器６ａにより作成したパリティビットの値
によってアドレス指定してＲＯＭから所要のパリティデ
ータを作成することができる。
形があることはいうまでもない０例えば書込み部８ａを
、８パリテイビツトのすべてのパターンを記憶する読出
し専用メモ１（ＲＯＭ）で構成し、パリティメモリ２ａ
から読出した８パリテイビツト、当１亥パリティビット
（立直を示すアドレス信号ＡＯＯ〜ＡＯ２、及びパリテ
ィ検査／作成器６ａにより作成したパリティビットの値
によってアドレス指定してＲＯＭから所要のパリティデ
ータを作成することができる。
以上説明したように本発明によれば、パリティビット用
のメモリに１語当たり複数ビットを有するメモリ素子を
使用してメモリ素子の個数を減少し、実装スペースを減
少することによって、装置の小型化及び低価格化を図る
ことができるという効果がある。
のメモリに１語当たり複数ビットを有するメモリ素子を
使用してメモリ素子の個数を減少し、実装スペースを減
少することによって、装置の小型化及び低価格化を図る
ことができるという効果がある。
４ａはデコーダ、
５は抽出手段、
５ａはセレクタ、
７は作成手段、
８は書込手段、
８ａは書込み部
を示す。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例を示すブロック図、第３図は従
来例を示すメモリ構成図である。 図において、 １．１ａはデータメモリ、 ２．２ａはパリティメモリ、 ３は読出手段、 ４は指定手段、 Ｍｌ）ＬＪへ オ（湧き日月ｎｆｆｔヒ移り をホ１）０．７フ 日悪
２ Σ
来例を示すメモリ構成図である。 図において、 １．１ａはデータメモリ、 ２．２ａはパリティメモリ、 ３は読出手段、 ４は指定手段、 Ｍｌ）ＬＪへ オ（湧き日月ｎｆｆｔヒ移り をホ１）０．７フ 日悪
２ Σ
Claims (1)
- 【特許請求の範囲】 １語が複数ビットを有するメモリ素子から成り、該各ビ
ットがデータメモリ（１）の１データ語のパリティビッ
トを記憶するパリティメモリ（２）と、該データメモリ
（１）の読出し／書込みアクセス時にデータ語のアドレ
ス情報に基づいて該パリティメモリ（２）の１語を読出
す手段（３）と、該アドレス情報に基づいて当該データ
語に対するパリティビット位置を指定する手段（４）と
、該指定手段（４）の指定に基づいて該読出手段（３）
により読出された１語からパリティビットを抽出する手
段（５）と、 読出しアクセス時に、読出されたデータ語及び該抽出手
段（５）によって抽出されたパリティビットを奇偶検査
する手段（６）と、 該データメモリ（１）への書込みデータからパリティビ
ットを作成する手段（７）と、 書込みアクセス時に、該指定手段（４）により指定され
たビット位置に該作成手段（７）により作成されたパリ
ティビットを、及び他のビット位置には該読出手段（３
）により読出されたビットを該パリティメモ１（２）に
書込む手段（８）とを設けることを特徴とする奇偶検査
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4694389A JPH02226433A (ja) | 1989-02-28 | 1989-02-28 | 奇偶検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4694389A JPH02226433A (ja) | 1989-02-28 | 1989-02-28 | 奇偶検査方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226433A true JPH02226433A (ja) | 1990-09-10 |
Family
ID=12761387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4694389A Pending JPH02226433A (ja) | 1989-02-28 | 1989-02-28 | 奇偶検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02226433A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117198A (en) * | 1981-01-13 | 1982-07-21 | Omron Tateisi Electronics Co | Memory system with parity |
| JPS6180341A (ja) * | 1984-09-26 | 1986-04-23 | Yokogawa Hokushin Electric Corp | スタテツク・ランダム・アクセス・メモリ装置 |
| JPS61296438A (ja) * | 1985-06-25 | 1986-12-27 | Nec Corp | デ−タパリテイ記憶方式 |
| JPS6262360B2 (ja) * | 1980-04-30 | 1987-12-25 | Matsushita Electric Ind Co Ltd |
-
1989
- 1989-02-28 JP JP4694389A patent/JPH02226433A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262360B2 (ja) * | 1980-04-30 | 1987-12-25 | Matsushita Electric Ind Co Ltd | |
| JPS57117198A (en) * | 1981-01-13 | 1982-07-21 | Omron Tateisi Electronics Co | Memory system with parity |
| JPS6180341A (ja) * | 1984-09-26 | 1986-04-23 | Yokogawa Hokushin Electric Corp | スタテツク・ランダム・アクセス・メモリ装置 |
| JPS61296438A (ja) * | 1985-06-25 | 1986-12-27 | Nec Corp | デ−タパリテイ記憶方式 |
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