JPH02226448A - 入出力キヤツシユ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

Ａ、産業上の利用分野 本発明は一般にコンピュータ・システムに、特に入出力
装置により使用されるキャッシュ制御装置に関する。 Ｂ、従来の技術 一般にコンピュータ・システムはメモリ階層を規定する
幾つかの異なる記憶層を有する。Ｎ通、これらの層は中
央演算処理装置内のレジスタ、メイン・システム・メモ
リ、及びディスクのような人界ｈ（記憶装置を含む、こ
れらの異なるレベルのパフォーマンスは全く異なる。プ
ロセッサ・レジスタはシステム・メモリよりもずっと速
く、システム−メモリは大容量記憶装置に対するアクセ
スよりもかなり速い。 システム・パフォーマンスを向上させるために。 中央プロセッサとシステム・メモリの間にしばしば、小
容量高速のメモリから成るキャッシュが用いられる。キ
ャッシュはコンピュータ・プログラム内の参照動作の局
所性を利用して再使用される見込みのあるデータを記憶
する。 同様の隘路はシステム・メモリと、該システｔトメモリ
との間でデータを転送する必要があるずっと低速の人界
！ム（記憶装置及び他の入出力装置との間にも生じる１
入出力装置（本明細書で用いるときは大容量記憶装置を
含む）間のデータ転送をより効率的にするシステ１１設
計はどれも総合的なシステム・パフォーマンスによい影
響を与える。 しかしながら、中央プロセッサとシステム・メモリの間
で用いられるような従来のキャッシュ技術は入出力装置
とはうまく整合しない。 これは、主として、単一の中央演算処理装置及び複数の
入出力装置で見つかるアクセス・パターンの相違による
。中央プロセッサは単一のユニット・アクセス・メモリ
であり、システム・メモリ全体にわたる異なる位置に対
する多数の比較的ランダムなアクセスを行なう、入出力
装置によるメモリ・アクセスは使用するパターンが異な
る０通常、各装置は幾つかのメモリ位１ａだけをアクセ
スするが、それぞれの装置は異なるメモリ位１コｔをア
クセスする。更に、それぞれの装置は予８１＋１できな
いパターンでメモリをアクセスする。 中にはかなりまれにしかメモリをアクセスしない入出力
装置もあるから、これらの装置のキャッシュ・ヒラ１〜
はめったに生じない、これは特に。 ある入出力装置１例えばディスクが多数の連続するメモ
リ位置を読取ったり書込んだりする時にあてはまる。こ
のような転送の後、キャッシュは当該装置によって転送
されたデータで満たされる傾向がある。入出力装置毎に
別々のキャッシュ・メモリを設けることは通常は不可能
である。 もしメイン・システム・メモリのある部分が入出力装置
及び中央プロセッサの両者によってアクセス可能であれ
ば１通常のＣＩＩＵキャッシュによるキャーツシュの一
貫性の問題を回避するために、中央プロセッサは前記メ
モリを入出力キャッシュを通じてアクセスする必要があ
るかも知れない、これは入出力装置によって入出力キャ
ッシュの使用を妨げる傾向がある。 入出力インタフェース装置は中央プロセッサ及び入出力
装置がメイン・システム・メ・モリの共用領域に対する
アクセスを共有することを可能にすることが望ましい、
更に、このようなインタフェースはメモリ・アドレス空
間の一部が入出力バスに接続された装置に割当てられる
ようにする機構を提供することが望ましい。 Ｃ１発明が解決しようとする課題 本発明の目的はシステム・メモリを入出力装置インタフ
ェースに提供し中央プロセッサ及び入出力装置がメイン
・システム・メモリ内の共用メモリ領域をアクセスする
ことを可能にすることである。 本発明のもう１つの目的はシステム・メモリを入出力装
置インタフェースに提供しメモリ・アドレス空間の一部
が入出力バスに接続された入出力装置に実際に割当てら
れることを可能にすることである。 本発明の更にもう１一つの目的はシステム・メモリを入
出力装置インタフェースに提供し仮想メモリ・アドレス
をシステム・メモリ内の物理アドレスに変換することで
ある。 ００課題を解決するための手段 本発明に従って、入出力キャッシュは入出力装置をメイ
ン・システム・メモリから緩衝するのに用いられる。各
入出力装置は入出力キャッシュの一部を利用し、中央プ
ロセッサは入出力キャッシュのセクションを割振られ該
キャッシュを入出力装置と同様にアクセスする０入出力
バスに接続された装置で実際に見つかる。システム・メ
モリ・アドレス空間内のメモリ位置に対する全ての要求
は、それが入出力装置によるものでも中央プロセッサに
よるものでも、要求元の入出力装置又は中央プロセッサ
に透明な方法で自動的に前記装置に回される。メイン・
システム・メモリで実際に見つかるメモリ位置の要求だ
けが実際に入出力キャッシュ内にキャッシュされる。 Ｅ、実施例 第２図で、システム・メモリ　１０は入出力キャッシュ
制御装置　　（ＩＯＣＣ）　１４を介して入出力　（Ｉ
ｌｏ）バス１２に接続される。システム・バス１５はシ
ステム・メモリ　１０と　［ＯＣＣ１４を接続し、アド
レス、データ及び制御ラインを含む、　ｌ０ＣＣ１４は
アドレス、データ及び制御ライン１６を介してＩ１０バ
ス　１２に接続される。 入出力装置１７はＩ１０バス１２に接続される。 入出力装置１７は、例えば、ビデオ表示装置、ディスク
及びテープ鄭動制御装置、並びに直載列■１０ポートを
含む、後で説明するように、システム・メモリのように
アドレス可能なバス・メモリ１８も　１１０バス１２に
接続される。　Ｉ１０バス　Ｉ２に接続された装置とシ
ステム・メモリ　ＩＯの間の全てのデータ転送はｌ０Ｃ
Ｃ１４を介して行なわれる。 システム・メモリ　１０のパフォーマンスを向上させる
ために、技術的によく知られているようにそれはインタ
ーリーブされるか、さもなければ。 高速ブロック転送のために最適化されることがある。高
速のブロック転送通信を用いて信号ライン１６に沿って
データが転送される。　ｌ０ＣＣ１４はそのとき必要に
応じてＩ１０バス　１２で装置と自由に通信することが
できる。 良好な実施例では、　１０ｃｃ　１４はＩ１０バス１２
のデータ・キャッシュ及び仮想メモリ対実メモリ・アド
レス変換の機能を実行する。更に、良好なｌ０ＣＣＩ４
は全ての　Ｉ１０要求についてアクセス許可の検査を実
行する。良好な実施例では、データ書込みはシステム・
メモリ　１０に直接には書込まれない９代りに、それら
は該書込まれたデータがｌ０ＣＣ１４から取り除かれる
まで　ｌ０ＣＣ１４に保持される。 第１図はｌ０ＣＣ１４の詳細を示す、Ｉ１０データ・バ
ッファ　２０はキャッシュ・バッファ　２２に接続され
る。このキャッシュ・バッファ　２２は各々が６４バイ
トの１６ラインとして構成されることが望ましい、そし
てキャッシュ・バッファ　２２はシステム・メモリ　１
０に接続される。データはキャッシュ・バッファ　２２
とシステム・メモリ　１０の間では高速のブロック・デ
ータ転送によって転送される。このブロック転送の特性
の詳細は本発明の部分を構成するものではない。 システム・メモリ　１０はページ、更にページ内ではラ
インで構成されることが望ましい、ページ及びラインの
大きさは本発明の部分を構成するものではないが、本明
細書に記述される実施例のページの大きさは４にバイト
であり、ラインの大きさは６４バイトである。よって、
１ページは６４ラインである。システム・メモリ　ｌＯ
との間の転送は最小の大きさの単位１ラインで実行され
る。 ４ビツト・アドレス・ライン２４及び６ビツト・アドレ
ス・ライン２６によってアドレス指定されたメモリ位置
により、データはＩ１０データ・バッファ　２０とキャ
ッシュ・バッファ　２２の間で転送される。ライン２４
上の値はキャッシュ・バッファ　２２内の　１６ライン
の１つを選択し、ライン２６上の値は該選択されたライ
ン内の６４バイトの１つを選択する。 アドレスはＩ１０バス１２から　Ｉ１０アドレス・バッ
ファ　２８に記憶される。ライン２６から供給される　
Ｉ１０アドレス・バッファ　２８の６つの最下位（ＬＳ
Ｉｌ）ビットはキャッシュ・バッファ　２２のバイト・
アドレス値として用いられる。Ｉ１０アドレス・バッフ
ァ　２８のより上位の次の６ビツ１−は、信号ライン３
０を介して比較器３２に、ライン３４を介してシステム
・メモリ　１０に供給される。ライン３４上の信号は、
システム・メモリ　ＩＯで、１ページ内の６４ラインか
ら１ラインを選択するのに用いられる。 Ｉ１０アドレス・バッファ　２８から２０の最上位ビッ
ト（ＭＳ［ｌ）がライン３６を介して比較器３８及び変
換制御ワード（ＴＣＷ）テーブル４０に供給される。　
ＴＣＷテーブル４０はページ・テーブルとしても技術的
に知られている。それはｌ０ＣＣ１４に接続された高速
の専用メモリであり、システムのアドレス空間には存在
しない、もしＴＣＷテーブル４０全体を記憶する十分に
大きい（す用メモリが使用可能ではないなら、該専用メ
モリは該テーブルのキャッシュとして用いることができ
る。該テーブルは実際にはシステムのメモリ・アドレス
空間に記憶される０通常、これはパフォーマンスの観点
から望ましくない。 多くのシステムで、■１０装置はシステム・アドレス空
間のわずかな部分にしかアクセスしない。 アドレス空間の当該部分−１１０装置がアクセスするー
だけがＴＣＷテーブル４０に表示されればよい、前記シ
ステムで、　ＴＣＷテーブル４０の専用メモリはＩ１０
装置に必要なＴＣＷＣ−テーブル全体を保持することが
できればよく、極端に大きい必要はない、　ＴＣＷメモ
リ　４０の構成は以下に説明する。 キャッシュ制御レジスタ　４２のファイルは　１６の別
々のレジスタを含む、ファイルの１つのレジスタは任意
の所与の時点で活動状１５１である。活動状態のレジス
タはライン４４上の４ビツト信号によって選択される。 現に選択されたキャッシュ制御レジスタ　４２から　２
０のＭＳロビッ１−が信ぢ一ライン４６を介して比較器
３８に供給される。より下位の次の６ビツトは選択され
たキャッシュ制御レジスタ　４２から信号ライン／Ｉ８
を介して比較器３２に接続される。３つのＬＢＳビット
はり、Ｃ及び■の標識が付される。これらのビットはダ
ーティ・ビット　（Ｄビット）、カレント・ビット　（
Ｃビット）及び無効ビット　（Ｉピッ１〜）である、こ
れらのビットの使用は第３図に関連して説明する。 １６のレジスタ　５０のファイルはＴＣＷキャッシュを
規定する。信号ライン５２上の値によって１つの活動状
態のレジスタが選択される。ライン５２上の値は常にラ
イン４４上の値と同じである９選択されたＴＣＷキャッ
シュ・レジスタ　５０から２０のＭＳ８ビットがアドレ
ス・ライン５４を介してシステム・メモリ　ｌＯに供給
される。この　２０ビツト・アドレスはシステム・メモ
リ　１０内で１つの実ページをアドレス指定するのに用
いられる。 ＴＣＷキャッシュ・レジスタ　５０のより下位の次のビ
ットは４ビツト幅のＤＩＲフィールドを規定する。ＤＩ
Ｉ＋フィールドの［１的及びＤＩＲ信号の機能は以下に
説明する。ＤＩＲ信号は信号ライン５８を介して選択回
路５６に供給される。信号ライン５２上の値と同じ値を
含む４ビツト信号ライン６０も選択回路５６に接続され
る。 ＴＣＷキャッシュ５０の８つの１、ＳＢビットは２つの
４ピッドフィールドに分割される。４つのＬＳｌｌビッ
トは以下に説明する機能を有する制御ピッ１−である１
次の４ピツ１へは旧＞Ｖフィールドを規定する。これは
システム・メモリ　ＩＯで各ページのアクセス許可を決
定するのに用いられる。旧ΣＹビット及びその下位の２
つの制御ビットはそれぞれ信号ライン６２及び６４を介
して復号／選択回路６６に供給される。 チャネル状況レジスタ　６８のファイルは１６のレジス
タを含む、その１つは４ビツトの信号ライン７０の値に
より活動状態になる。信号ライン７０は以下に説明する
ようにＤＥＶＩＣＥ　５ＥＬＥＣＴ　（装置選択）信号
によって駆動される。 チャネル状況レジスタ　６８の　１６のＭＳＩ３ピッ１
−は信号ライン７２を介して復号／選択回路６６に供給
される。　　ＤＩＲフィールドを規定する４つのＬＳロ
ビットは活動状態のチャネル状況レジスタ６８からライ
ン７４に伝達される。前述のように、このラインは信号
ライン４／Ｉ、　５２及び６０に接続される。 丁ＣＶテーブル４０は、各々の位置に、ＴＣＷキャッシ
ュ・レジスタ　５０のエン１〜りと同じ形式を持つエン
トリを含むメモリである。このように、ＴＣＷテーブル
４０にある各々のエントリは実ページ番号、ＤＩＲエン
トリ、ＫＥＹ、及び４つのＣＮＴＬ（制御）ビットを含
む、エントリはＴＣＷテーブル４０から読取られると、
信号ライン７８を介して保持レジスタ　７６に伝達され
る。　ＴＣＷテーブル４０でＤ　Ｉ　Ｒフィールドに対
応するエントリの４ビツトは信汗ライン８０を介して活
動状態のチャネル状況レジスタ　６８のＤＩＲフィール
ドに直接伝達される。エントリがＴＣＷテーブル４０か
らＴＣυキャッシュ・レジスタ　５０に伝達されるとき
、該エントリは保持レジスタ７６から信号ライン８２を
介して伝達される。 Ｉ１０バス１２に接続された各装置は】６のチャネル状
況レジスタ　６８の１つで表示される。ライン７０に接
続されたＤＥＶＴＣＥ　ＳＴシｌ、ＥＣＣ倍信号　Ｉ１
０バス１２に接続された装置の特定の１つを識別する。 この信号はどの装置がＩ１０動作を実行中であるかを示
す、ＤＩ５ＶＩＣＩ？　ＳＥｔ、ｌＥＣＴ信号は任意の
所望の方法で生成することができる。良好なｌ０ＣＣ］
／Ｉが１８Ｍマイクロチャネル・バスを利用するコンピ
ュータ・システムとともに使用されるときは、ＤＥＶＩ
ＣＥ　Ｓ　［！：　Ｌ　Ｅ　ＣＴ信号はむしろバス調停
信号と同じである。各装置はマイクロチャネル・バスに
特定の調停レベルを持っており、この識別はＤＥＶＴＣ
Ｅ　５ＵＥＣＴ信号として用いることができる。 ライン７０の信号によってチャネル状況レジスタ　６８
の１つが選択されると５４つのＬ　１１　ＳビットがＤ
ＩＲ（ディレクトリ）信号として用いられ、キャッシュ
制御レジスタ　４２．　ＴＣＷキャッシュ・レジスタ　
５０、及びキャッシュ・バッファ　２２の１つのライン
を選択する。以下に説明する１つの状況を除き５選択回
路５６はキャッシュ・バッファ　２２のラインを選択す
るためにライン６０の信号をライン２４に供給する０選
択されたキャッシュ制御レジスタ　４２．　ＴＣＷキャ
ッシュ・レジスタ　５０．及びキャッシュ・バッファ　
２２のラインは常に対応し。 仮想ページ番号、ライン番号、及びキャッシュ・バッフ
ァ　２２内の選択されたラインの実ページ番号を記述す
る０選択されたラインの仮想ページ番号は選択されたキ
ャッシュ制御レジスタの２０のＭＳＢビットに記憶され
るが、キャッシュ・バッファ　２２の選択されたライン
のライン番号に対応するシステム・メモリ・ライン番号
はキャッシュ制御レジスタ　４２の６つのＬＳＢビット
に記憶される。 対応する実ページ番号はＴＣＷキャッシュ・レジスタ　
５０の　２０のＭＳ８ビットに記憶される。 キャッシュ制御レジスタ　４２からの仮想ページ番号及
びライン番号は比較器３８及び３２で、そ才りぞれ、■
１０アドレス・バッファ　２８にある仮想ページ番号及
びライン番号と比較される。もしこれらの比較がどちら
も一致すれば、ＴＣＷ有幼有量信号キャッシュ・ライン
有効信号はこのテ１

【実を示す、これらの信号が一致を
表わすとき、Ｉ１０アドレス・バッファ　２８にある該
要求された仮想アドレスはキャッシュ・バッファ　２２
でライン２４に示されたライン番号に現に存在する。 良好なアクセス保護機構では、各ページは、サブジェク
１−とも呼ばれる下位区分を割当てられる。 特定のサブジェクｈにアクセスすることを許可されるプ
ロセス及び装置は当該サブジェクトを含む仮想ページの
アクセスを許される。チャネル状況レジスタの１６のＭ
ＳＩＩピッ１−は、Ｉ１０バス　１２に接続された装置
毎に、当１依装置がアクセスを許可されるサブジェクト
を明確にする。この許可は許可マスクを規定するピッ１
〜・マツプとして実現される。１６の１丁能なサブジェ
ク１−のうち、装置がアクセスを許可されるものは対応
するピッ１〜位置に１が置かれ、アクセスが許可されな
いサブジェクトに対応するピッ１−位置にはＯが置かれ
ろ。 ＴＣＷキャッシュ・レジスタ　５０のＫＥＹフィールド
は対応するページのサブジェクトを規定し、ライン７２
にある許可マスク信号からビット位置を選択するのに用
いられる０例えば５もしライン６２の信号が■？１６で
あれば、活動化されたチャネル状況レジスタ　６８の左
端のビットは、現在の装置が現在のページのアクセスを
許可されるためには１でなければならない、各ページは
厳密に１つの関連したアクセス許可区分を有するので、
１ページはアクセス区分を写像する最小の単位である。 サブジェクト本文のアクセスの外、　ＴＣ−キャッシュ
・レジスタ　５０の２つのＬ　Ｓ　Ｂビットによって読
取り及び書込みアクセスが示される。これらのビットは
ページ誤りがある（このページはシステム・メモリ　１
０にはなく、ページ・アラ１−されている）かどうか、
即ちアクセスされたメモリ・ページがシステム・メモリ
　１０の代りにバス・メモリで見つかるかどうかも表わ
す、これらの信号もＩ１０バス１２からの読取り／書込
み信号（図示せず）として、復号／選択回路６６に接続
される。 これらの信号は、例えば、装置が読取り専用仮想ページ
への書込み動作の実行を試みてはいないことを確認する
ために使用される。復号／選択回路６６からのアクセス
ＯＫ信号は該試みられているアクセスが有効であるかど
うかを判定する０表■にＴＣＷキャッシュ・レジスタ　
５０にある２つのＬＳＢビットの意味を示す。 表１−２つのＬＳ１１制御ビット ００−　バス・メモリ ０１−　ページ誤り １０−　読取り専用 １１−　読取り／書込み バス・メモリはＩ１０バス　１２に接続されたメモリで
ある。バス・メモリ・アドレス空間の部分はシステム・
アドレス空間の部分に写像することができる。徒って、
Ｉ１０バス１２に接する装置、及びシステム中央プロセ
ッサにとっては、バス・メモリはシステム・メモリ　１
０と同じように見える。 しかしながら、バス・メモリをキャッシュするのにキャ
ッシュ・バッファ　２２は使用されない、バス・メモリ
を取扱う際の相違は第３図に示す、バス・メモリは、大
容量の記憶を要求する　Ｉ１０装置。 例えばビデオ表示制御装置を接続するのに用いることが
できる。 選択されたＴＣＷキャッシュ・レジスタ　５０の制御フ
ィールドの、残る２つのビットは”参照された”ことと
”変更された“ことを意味するＲ及びＣの標識が付され
る。これらのピッ１〜はページ誤りが起きたとき、どの
仮想ページをディスクとスワップすべきかを決定するた
め、なるべくなら仮想メモリ・マネジャによって使用さ
れる方がよい。 メモリ管理のためのＲＣビットの使用は技術的に知られ
ている。 第１図のキャッシュ制御装置はＩ１０バス１２に接続さ
れたシステム中央プロセッサ並びにＩ１０装置によって
アクセスできるように設計されている。 第３図に示す制御の流れは、ｌ０ＣＣ１４が中央プロセ
ッサ又はＩ１０装置によって使用中であるかどうかにか
かわらず、基本的に同じである。制御動作の最初の幾つ
かのステップは、システム中央プロセッサがｒｏｃｃ　
１／Ｉを介してメモリをアクセスしている時にだけ用い
られ、残りのステップは中央プロセッサ及びｌ１０９　
ｉＪのどちらにも用いられる。 ｌ０ＣＣ１４を介してロード又は記憶動作を実行するシ
ステム中央プロセッサは２つのモードのうちの１つで動
作することができる。もし中央プロセッサが監視モード
で動作しているならば、常に全てのメモリ位置をアクセ
スし、アクセス検査は実行されない、もし中央プロセッ
サが非監視モードで動作しているならば、第３図に示す
ようにアクセス検査が行なわれる。Ｉ１０バス１２に接
続された装置に対する全てのアクセスがｌ０ＣＣ１４を
経由して行なわれるとは限らない０通常のシステム・メ
モリ・アドレス空間におけるメモリ位置に対するメモリ
・アクセスだけがｌ０ＣＣ１／Ｉの動作を行なう、イン
テルの８０Ｘ８６フアミリのプロセッサによってサポー
トされるような５離れたＩ１０アドレス空間に対するア
クセスはｌ０ＣＣ１４をバイパスし。 直接Ｉ１０バス１２に向かう、このタイプのアクセスの
ため、バイパス・フラグがセットされ、　ｌ０ＣＣ１４
がバイパスされる予定であることを表示する。 第３ａ図、第３ｂ図、第３ｃ図及び第３ｄ図をまとめて
第３図と呼ぶ、　ｌ０ｃｃ　１４の詳細な動作を第３図
に関連して説明する。良好な実施例では。 １０ＣＣ１４にとって中央プロセッサは、第１図に関連
して説明したように、単にそれ自身に予約されたチャネ
ル状況レジスタ　６８を有するもう１つの１１０装置の
ように見える。 １１０バス１２に接続された装置−もしそれが１０ＣＣ
１４を介してロード／記憶動作の実行を試みているなら
ばシステム中央プロセッサを含むほどの装置がｌ０ＣＣ
１４をアクセスするかの決定について調停する。前述の
ように、前記調停の勝者はＤＥＶＩＣＥ　５ＥＬＥＣＴ
信号として用いられる特定の調停レベル識別子を得る。 制御の流れのなかの数箇所で、誤り検査が実行される。 もし誤りが検出されれば、制御はステップ９４に分岐し
、誤りが記録される。４ビット誤り標識、及び誤りが生
じたバッファ　２８からのページ並びにラインが、該選
択された装置のチャネル状況レジスタ　６８に入れられ
る。誤りが処理された後、許可マスク及びＤＩＩ？フィ
ールドがレジスタ６８に再ロードされる。そしてステッ
プ９６で誤りは該装置に報告される。 １１ＥＶＩＣＥ　５ＥＬＥＣＴ信号はステップ１０６テ
装置レジスタを選択するのに用いられ、キャッシュ・バ
ッファ　２２内の適切なキャッシュ・ラインと、キャッ
シュ制御レジスタ　４２のファイル及びＴＣνキャッシ
ュ・レジスタ　５０のファイル内の対応するレジスタと
が、ステップ１０８でＤ１１１信号を用いて選択される
０回時に、ｉ１０バス　１２の調停の戦いに勝った装置
はステップ＋１０で所望のアドレスを主張する。 範囲外のページの検査がステップ１１２で行われ。 Ｉ１０装置によってアクセスできる仮想メモリ空間の当
該部分の範囲内に該主張されたアドレスがあるかどうか
を判定する。もしページが範囲外であれば、制御はステ
ップ９４に移り、誤りが記録され報告される。もしペー
ジが適切な範囲内であれば、ステップ１１４で、該主張
されたアドレスとキャッシュ・バッファ　２２の間にペ
ージ・ヒツトがあるかどうかを検査する。この判定は比
較器３８で行われ、ＴＣＷ有効信号によって示される。 もしキャッシュ制御レジスタ　４２に記憶された。 前にアクセスされたページがＩ１０バッファ　２８内の
ページに一致すれば、ページ・ヒツトがあるので、制御
はステップ１１６（第３ｂ図）に移る。ステップ１１Ｂ
はページ誤りを検査し、その結果は選択されたＴＣＷキ
ャッシュ・レジスタ　５ｏの、表１に示すビット・パタ
ーンを用いる２つのＬＳ１１ビットによって示される。 もしページ誤りがあれば。 誤りは記録されプロセッサに報告される。 もしページ誤りがない一要求された仮想ページが現にシ
ステム・メモリ　１０か又はシステム・アドレス空１ｆ
ｉｌに写像されたバス・メモリに存在することを示す−
ならば、ステップ１１８で、要求元の装置が当該ページ
をアクセスすることが許可されるかどうかを検査する。 　ＴＣＷキャッシュ・レジスタ　５０のＫＥＹフィール
ドとチャネル状況レジスタ　６８の許可マスク・フィー
ルドとの比較によって行われるサブジェクト本文の検査
の外に、装置が読取り専用ページへの書込みを試みてい
ないことを保証するための検査が行われる。もしアクセ
スＯＫ信号が該試みられたアクセスは有効ではないこと
を示すならば、誤りが記録されプロセッサに報告される
。 もし装置が該要求されたページに対する有効なアクセス
を有するならば、バッファ　２２内の選択されたキャッ
シュ・ラインが無効であるかどうかを検査する。この検
査は選択されたキャッシュ制御レジスタ４２の■ビット
を検査することによって行われる。Ｉピッ１−がセラ１
〜されると、データはバッファ　２２内の、アクセス中
の装置をアクセスできない選択されたキャッシュ・ライ
ンに存在する。これはプロセス及び装置が互いのメモリ
空間からのデータをアクセスするのを阻止する安全保護
の特性である。キャッシュ・ラインを用いるＩ１０転送
が終了するとエビッ１〜はセットされるが、データはバ
ッファ　２２内のキャッシュ・ラインがら消されない、
良好な実施例では、バッファ　２２からシステム・メモ
リにキャッシュ・ラインが書込まれる毎に、当該キャッ
シュ・ラインは０で満たされ、前にそこに記憶されたデ
ータを削除する。 しかしながら、データがシステム・メモリ１０から１１
０装置に読込まれているときは、キャッシュ・バッファ
　２２にロードされた最後のラインのデータは触れられ
ずに残る。■１０転送が終了したとき。 システム監視プログラムは、当該キャッシュ・ラインが
システム・メモリ　１０に書込まれて全Ｏにされない限
り、対応する１ビツトに１を書込む。 キャッシュ・ラインが無効かどうかを調べるステップ１
２０の検査の結果がイエスであれば、ステップ１２２の
検査はスキップされる。ステップ１２２はキャッシュ・
ラインがヒツトであったかどうかを判定する検査である
。もしそうなら、制御はステップ１２４に移る。もしキ
ャッシュ・ラインのヒツトがなければ、ページは正しい
が現にキャッシュ・バッファ　２２に存在するのは当該
ページからの間違ったラインである。もし当該キャッシ
ュがキャッシュ制御レジスタ　４２内のＤビットによっ
てダーティではないことが示されるならば、それを保管
する必要はない、ステップ１２６で、もしキャッシュ・
ラインがダーティなら、キャッシュ・ラインはステップ
　＋２８でメモリに書込まれ、前述のように全Ｏにされ
る。もしステップ１３０で転送の誤りがあれば、誤りは
記録されプロセッサに報告される。もしｊｚ４りがなけ
れば、ステップ１３２でＤビット及びＣビットはどちら
もＯにリセットされる。 次に、これはバス・メモリへの動作又はバス・メモリか
らの動作であるかどうかを検査する。この検査は選択さ
れたＴＣＷキャッシュ・レジスタ５０の、表１で規定さ
れたパターンの２つのＬＳ１１ビットについて行われる
６もし動作がバス・メモリの動作であれば、制御は残り
のキャッシュ動作をバイパスし、直ちにデータ転送に向
かってスキップする。 もし動作がシステム・メモリへの動作であれば、ステッ
プ１２４の検査の結果はノーとなり、ステップ１２６で
、ページが前に参照されたかどうかを調べるもう１つの
検査が行われる。この検査は選択されたＴＣＷキャッシ
ュ・レジスタ　５０内のＲビットについて行われる。Ｉ
クビットは、もしセットされれば、該選択されたページ
が前に参照されたことを表わす、もしページが参照され
ていたならば。 ステップ１２８で、現在の動作が読取り動作であるかど
うかを検査する。もし読取り！ＪＪ作でなければ。 このページが前に変更されているかどうかを検査する。 もし変更されていれば、　　ＲＣビットは、現在の動作
が読取り動作である場合と同様に不変である。もしペー
ジが前に変更されておらず、且つこれが書込み動作であ
れば、　ＴＣυテーブル４０及び選択されたＴＣＷキャ
ッシュ・レジスタ　５０にあるＲＣビットはステップ＋
３２で更新される。それらは、ステップ１２６の検査で
、このページが前に参照されていないことを示す場合に
も更新される。 次に、ステップ１３４で、キャッシュ・ラインが無効か
どうかを検査する。前述のように、これは１ビツトの検
査である。もしキャッシュ・ラインが無効であれば１次
の幾つかのステップがスキップされ、ステップ１３６Ａ
で、システム・メモリＩ０からキャッシュ・バッファ　
２２への新しいラインの読取りを強制する。これは前に
当該キャッシュ・ラインに存在するデータを破壊する。 ステップ＋３６Ａで新しいラインをキャッシュ・バッフ
ァ　２２に読取ると、ステップ＋３７で、対応するＩピ
ッ１−を０にリセッ１へする。 ステップ＋３４で、キャッシュ・ラインが無効ではない
ならば、現在の動作が読取り動作であるかどうかを再び
ステップ１：３６で検査する。もしそうなら、ステップ
１３８で、Ｃビットが１にセットされているかどうかを
検査する。もし現在の動作が書込み動作であれば、ステ
ップ１３６の結果はノーとなり、ステップ＋４０で、要
求された位置がキャッシュ・アドレスと位置合わせされ
ているかどうかを検査する。これは、Ｉ１０アドレス・
バッファ２８の６つのＬＳＩＩビットが全０の場合、要
求された位置がライン境界と位置合わせされていること
を意味する。もし要求された位置が位置合わせされてい
なければ、制御はステップ１３８に移る。もし位置合わ
せされており且つステップ１４１で中央プロセッサが現
に　Ｉ１０バスを用いる装置であれば。 ステップ１４２で、現在の転送が６４バイトのキャッシ
ュ・バッファのサイズよりも小さいかどうかを検査する
。もしそうなら、制御はステップ１３８に移る。もし６
４バイトよりも大きい転送が行われているならば、ステ
ップ１４２の結果はノーであり、制御部はステップ１４
６にスキップする。制御の流れがこの点に達するのは、
キャッシュ・バッファ　２２の選択されたラインのあら
ゆるバイトを満たすかなりの書込み動作が行われている
ことによる。このような状況では、当該ラインが現在の
書込み動作によって重ね書きされようとしているから、
システム・メモリ　ＩＯからラインに読込む努力は無駆
になる。従って、システム・メモリ　同からの読込み　
（ステップ１３６Ａ）はスキップされる。 ステップ１４１で、もし中央プロセッサがバスを用いて
いないならば、Ｉ１０装置が順次モードで動作している
かどうかの検査がステップ１４３で行われる。順次モー
ドは大きなブロックのデータを読み書きする装置、例え
ばディスク装置に割当てられる、装置の順次モードはチ
ャネル状況レジスタ６８にあるビット（図示せず）によ
って示すことができる。もし装置が順次モードで書込み
しているならば、キャッシュ・ラインをロードする必要
もない、従って５もしステップ１４３の結果がイエスで
あれば、制御はステップ１４Ｇにスキップする。 さもなければ、制御はステップ１３８に移る。 もしステップ１３６Ａのキャッシュ・バッファ２２のロ
ードが行オ〕れるならば、ステップ１３７でエビットが
Ｏにセットされ、ステップ１４４で、転送の誤りがあっ
たかどうかを検査する。もしそうなら、誤りは記録され
プロセッサに報告される。さもなければ、ステップ１４
（ｉでキャッシュ制御レジスタ４２にあるＣピッ１〜及
びＤビットが更新される。Ｃビットは１にセットされる
。　Ｉ）ピッ１へはＤピッ１〜の現在の値とこれが書込
み動作であるかどうかを示す信号との論理和にセットさ
れる。即ち、もしキャッシュ・ラインが既にダーティに
なフていたならば、又は現在書込まれているならば、該
ダーティ・ビットはセットされる。この時点で、　ｌ０
ＣＣ１４は正しくセットアツプされ、ステップ１４８で
。 データ転送を開始することができる。 ステップ１５０で１ワードのデータが転送される。 このワードは１バイト、２バイト、４バイト、又はシス
テムのハードウェア構成によって設定される他の値とす
ることができる。とにかく、ステップ１５０の転送は１
バス・サイクルで行われる単一の転送である。ステップ
１５２で、転送の誤りがあれば、前述のように記録され
プロセッサに報告される。ステップ＋５３で、もし中央
プロセッサが現に　Ｉ１０バスを用いているなら、ステ
ップ１５４で。 転送が終了しているかどうかを検査する。もしそうなら
、動作ステップは終了する。 もし転送が終了していなれけば、ステップ＋５６で、こ
の動作がバス・メモリ動作であるかどうかを検査する。 前述のように、バス・メモリ動作はＴＣＷキャッシュ・
レジスタ　５０の２つのＬＳＢビットによって示される
。もしこれがシステム・メモリ　１０の動作であれば、
ステップ１５８で、次のアドレスがキャッシュ・ライン
・ヒツトであるかどうかを検査する。もしそうなら、次
のワードを転送するため制御はステップ１５０に戻る。 さもなければ、キャッシュ・ライン境界が交差されてい
るので、制御はステップ１６０に移る。ステップ１６０
は現在の　Ｉ１０動作がもう１つの装置によって優先使
用されているかどうかを検査する。もし優先使用されて
いなければ、制御はステップ！＋４に戻り、キャッシュ
検査プロセス全体が反復される。ステップ１６０で、も
し現在の動作が優先使用されていれば、この動作は終Ｙ
する。そして中央プロセッサはその転送を終了するよう
にアクセスを調停しなければならない。 ステップ１５６の検査で、もし現在の動作がバス・メモ
リ動作であれば、ステップ１６６で、現在の転送が優先
使用されているかどうかを検査する。 もし優先使用されておらず、且つステップ】６８で。 次のアドレスのページが現在のアドレスのページと一致
している（ページ・ヒツトを示す）ならば、次のワード
を転送するため制御はステップ１５０に戻る。もしステ
ップ＋６８の結果がページ・ヒツトでなければ、１１７
ｒ述のように、制御はステップ１１４に戻る。 文テップ１５６〜１６８の制御の流れは究極的にはバス
・メモリに対する動作をいつでも優先使用できるように
することであるが、キャッシュされたシステム・メモリ
位置に対する動作はライン境界が交差された時にだけ優
先使用することができろ。 もしステップ１５３の結果がノーであり、ステップ１６
２で、転送が終了していないならば、ステップ１６４で
、キャッシュ・ライン・ヒツトが検査される。もしヒツ
トがあれば、制御はステップ＋５０に戻り、転送が続行
される。さもなければ、制御はステップ１１４に戻る。 Ｉ１０装置は優先使用することができず、良好な実施例
では自発的に　Ｉ１０バスを放棄しなければならない。 次に、第３ａ図のステップ１１４でページ・ミスが検出
される場合に行われる動作について説明する。ステップ
１１４で、ページ・ヒツトがなければ。 現に装置がアクセス中の仮想ページは当該装置が前にア
クセスした仮想ページと異なる。その場合には、ステッ
プ１７０で、次のＴＣＷエン１〜りがＴＣＷテーブル４
０から取出され保持レジスタ　７６に入れられる。ステ
ップ１７＋で、もしパリティ誤りがあれば、１亥誤りは
記録され報告される０次のＴＣＷエントリは　ｒ１０バ
ッファ　２８の　２０のＭＳ［ｌビットによってアドレ
ス指定された当該エントリである。 ステップ１７２で、チャネル状況レジスタ　６８の４つ
のＬＳロビッ１−がライン８０にあるＤＩ１１信号を用
いて更新される。この信号はライン７４で直ちに使ＩＩ
Ｉ　Ｉｉｒ能となり、ステップ１７４で、キャッシュ・
バッファ　２２内の新しいライン、及びそれに対応する
、キャッシュ制御レジスタ　４２のファイル並びにＴＣ
Ｗキャッシュ・レジスタ　５０のファイル内のレジスタ
が選択される。そして比較器３８はライン４６で使用Ｉ
Ｉｆ能な新たに選択された前のページと　ｆ１０アドレ
ス・バッファ　２８内のページを比較する。ステップ１
７ｔｉで、もしＴＣ讐ヒッ］−があれば、現に要求され
たページは直ぐ前のアクセスの前の時点で同じ装置によ
ってアクセスされており。 当該ページはなおキャッシュ制御レジスタ　４２及びＴ
Ｃυキャッシュ・レジスタ　５０で使用可能である。新
しいＴＣＷエントリがＴＣ讐キャッシュ　５０にロード
される毎に、古いエントリによってアドレス指定された
キャッシュ・ラインは、もしそれがダーティならば、先
ずメモリ　ＩＯにフラッシュされなければならない、こ
れはキャッシュ制御レジスタ　４２のＤビットを用いて
回路５６で実行される。 ステップ１７６で、もしページ・ミスが起これば、ＴＣ
Ｗテーブルから新しいエントリをロードする必要がある
。先ず、ステップ１７８で、Ｉビットを用いてキャッシ
ュ・ラインが無効であるかどうかを検査する。もし無効
でなければ、ステップ１８０で、現に選択されたキャッ
シュ・ラインがダーティであるかどうかを検査する。こ
の検査はキャッシュ制御レジスタ　４２内のＤピッ１−
について行われる。 もしダーティなら、ステップ１８２で、前述のように当
該キャッシュ・ラインがメモリに書込まれる。 ステップ１８４で、転送の誤りがあったかどうかを検査
し、もしあれば、記録され報告される。もし誤りがなけ
れば、ステップ＋８６で、Ｄビット及びＣビットをどち
らもＯにセラ１へする。 次に、キャッシュ・ラインがダーティであったかどうか
に関係なく、ステップ１８８で、ＴＣＷキャッシュに新
しいＴＣＷエン１へりをロードする。このエン１〜りは
現に保持レジスタ　７６に存在し、ＴＣＷテーブル４０
の＋Ｉｊアクセスを必要とすることなく、Ｔｅ１ｉｌキ
ヤツシユ５０にロードすることができる。 そして現在の　Ｉ／（）ア１〜レスの　ｚＯのＭＳＩＩ
ビットがステップ　１９０でキャッシュ制御レジスタに
ロードされ、制御はステップ１ｌｆｉに移る。 大抵の場合、１１０バストの各装置はキャッシュ・バッ
ファ　２２内の単一のラインを割振られる。 これらの装置では、ＴＣＷテーブル４０のＤＩ＋＋フィ
ールドは全て、各装置に対応するＤＥＶＩＣＥ　５ＥＬ
ＥＣＴ信号と同じ値にセットされなければならない、あ
る場合には、装置によってはキャッシュ・バッファ　２
２内の２ライン以上を１１）ることか望ましい。 これらの装置では、ＴＣＷテーブル４０内のエントリに
あるｌ）　Ｉ　Ｉｔフィールドはキャッシュ・バッファ
２２内の適切なラインを指すようにセラ１−される。 １１１ｆ述のように１丁ＣＷ　ミスがあるとき、ｒＣリ
テーブル４０内の次のエントリはキャッシュ・バッファ
２２のどのラインが次に用いられるかを決定する。 単一の装置に予約されているキャッシュ・バッファ　２
２のそれぞれのラインを指すようにこれらのエン１〜り
のＤＩＲフィールドをセラ１−することにより、当該装
置はキャッシュ・バッファ　２２内の２つ以−にのライ
ンを用いることができる。 ＴＣ−テーブル４０内のＤＩＲフィールドはユーザ通常
はオペレーティング・システム・プログラムである−に
よって割振られる。統計的に使用量が異なるシステムは
、オペレーティング・システムによってＴＣＷテーブル
４０のＤＩＲフィールド内の値を調整することにより再
構成され、キャッシュ・バッファ　２２を最も効率的に
利用することができる。キャッシュ内のＤＩＲフィール
ドの操作は、本発明での利用方法は異なるが、米国特許
第４７１９５６８号の明細書に記述されている。 装置が始動される（多くの場合、システムに電源が投入
される）と、該装置に一部のメモリ空間が割振られる。 その時点で、該装置が用いるキャッシュ・バッファ　２
２内の１つ又は複数のラインが決定される。　ＴＣＷテ
ーブル４０内の、割振られたメモリ空間に対応するＤｌ
ｌｌエントリは、キャッシュ・バッファ　２２内の選択
された１つ又は複数のラインを指すようにセットされる
。該装置が割振り解除されると、キャッシュ・バッファ
　２２内のラインは他の装置による使用のため解放され
る。 当業者には理解されているように、前述の人出カキャッ
シュ制御装置は　Ｉ１０バス１２に接続されたＩ１０装
置とシステム・メモリ　ＩＯの間に効率的なインタフェ
ースを提供する。ＤＩＲフィールドの使用はキャッシュ
・バッファ　２２内の２つ以上の６４ビツト・ラインを
単一の入出力装置に割振ることを可能にする。水明却１
書に記述されたバッファ　２２及び制御装置１４はユー
ザには１６ウエイ・セット・アソシアティブ・キャッシ
ュのように見える。 本明細書に記述された入出力キャッシュ制御装置は仮想
ページ対実ページ変換、及び自動的なハードウェア・ア
クセス許可検査も提供する。アクセスは仮想ページに基
づいて割振られ、入出力装置による全てのアクセスは当
該装置が動作の実行を許可されるかどうかを検査される
。許可の検査はハードウェアで実行されるから、高速で
あるが、オペレーティング・システム内の委任された誤
りハンドラから離脱することなくソフトウェアによって
バイパスすることはできない。 Ｆ８発明の効果 前述のように１本発明はデータ転送の効率を高める入出
力キャッシュを提供する。

【図面の簡単な説明】

第１図は入出力キャッシュ制御装置を示す図である。 第２図はコンピュータ・システムの一部のブロック図で
ある。 第３ａ図、第３　ｂ図、第３Ｃ図及び第３ｄ図は第１図
のキャッシュ制御装置の動作を説明する流れ図である。 １０・・・・システム・メモリ、１２・・・・Ｉ１０バ
ス、１４・・・・ｌ０ＣＣ，１５・・・・システム・バ
ス、　１７・・・・Ｉ１０装置、　＋８−６・・バス・
メモリ、２０・・・・Ｉ１０データ・バッファ、２２・
・・・キャッシュ・バッファ、　２８・・・・Ｉ１０ア
ドレス・バッファ、３２．３８・・・・比較器、４０・
・・・ＴＣＷテーブル、４２・・・・キャッシュ制御レ
ジスタ、５０・・・・ＴＣＷキャッシュ・レジスタ、５
６・・・・選択回路、６６・・・・復号／選択回路、６
８・・・・チャネル状況レジスタ、７６・・・・保持レ
ジスタ。 出Ｌｆｉ人　　インターナショナル・ビジネス・マシー
ンズ・コーポレーション 復代理人　　弁理Ｌ　　澤　　ＩＩ＋　　　俊　　夫Ｍ
２図 １０バス （亙）８５８図から ０５ＭＡｃ図へ ！ｌ１ｌＳｂ図から φＭ３σ図へ

Claims (2)

【特許請求の範囲】
1. （１）入出力バスを有するコンピュータ・システムのバ
   ッファであって、 該入出力バス及びシステム・メモリに結合されたバッフ
   ァ・メモリ、 該入出力バスに結合されたバス・メモリ、及び該入出力
   バス上のアドレスが該システム・メモリに含まれるか又
   は前記バス・メモリに含まれるかを示す標識を含む ことを特徴とする入出力キャッシュ。
2. （２）入出力バスを有するコンピュータ・システムのバ
   ッファであって、 システム・メモリからデータをキャッシュするバッファ
   ・メモリ、 該入出力バスでアドレス指定された仮想メモリ位置が現
   に前記キャッシュ・バッファに含まれるかどうかを示す
   手段、及び 仮想メモリ位置に対応するシステム・メモリ位置を含み
   、もし該入出力バス上でアドレス指定された位置が現に
   前記キャッシュ・バッファに含まれていないならば、該
   システム・メモリは前記変換バッファによりアクセスさ
   れ前記入出力バスでアドレス指定された位置を前記バッ
   ファ・メモリにロードする変換バッファを含む ことを特徴とする入出力キャッシュ。