JPH086856A - バスインタフェースアダプタ - Google Patents
バスインタフェースアダプタInfo
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- JPH086856A JPH086856A JP6132787A JP13278794A JPH086856A JP H086856 A JPH086856 A JP H086856A JP 6132787 A JP6132787 A JP 6132787A JP 13278794 A JP13278794 A JP 13278794A JP H086856 A JPH086856 A JP H086856A
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- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000001427 coherent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
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- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 ＤＭＡライト転送時のＳバスに対する負荷を
軽減し、システムのスループットを向上させる。 【構成】 デコーダ１１はＤＭＡ転送長指示バス１０２
を介してＩＯ装置２−１〜２−ｎから送られてくるＤＭ
Ａ転送長をデコードする。比較器１３はデコーダ１１か
らのＤＭＡ転送長とキャッシュブロック長値保持部１２
からのキャッシュブロック長値とを比較し、その比較結
果をＩＯバスインタフェース制御部１４に出力する。Ｉ
Ｏバスインタフェース制御部１４は比較器１３の比較結
果が一致を示すと、メモリ書き戻し制御部１７を駆動
し、その目標ブロックに対する無効化要求を伴うメモリ
書き戻し要求をＳバスインタフェース制御部１９を介し
てＳバス１００上に発行する。ＩＯバスインタフェース
制御部１４はＩＯキャッシュ１５内の目標ブロックの状
態を無効化された状態に変更する。
軽減し、システムのスループットを向上させる。 【構成】 デコーダ１１はＤＭＡ転送長指示バス１０２
を介してＩＯ装置２−１〜２−ｎから送られてくるＤＭ
Ａ転送長をデコードする。比較器１３はデコーダ１１か
らのＤＭＡ転送長とキャッシュブロック長値保持部１２
からのキャッシュブロック長値とを比較し、その比較結
果をＩＯバスインタフェース制御部１４に出力する。Ｉ
Ｏバスインタフェース制御部１４は比較器１３の比較結
果が一致を示すと、メモリ書き戻し制御部１７を駆動
し、その目標ブロックに対する無効化要求を伴うメモリ
書き戻し要求をＳバスインタフェース制御部１９を介し
てＳバス１００上に発行する。ＩＯバスインタフェース
制御部１４はＩＯキャッシュ１５内の目標ブロックの状
態を無効化された状態に変更する。
Description
【０００１】
【産業上の利用分野】本発明はバスインタフェースアダ
プタに関し、特に入出力装置からメモリ装置へのＤＭＡ
（ダイレクトメモリアクセス）ライトトランザクション
におけるストアイン型入出力キャッシュの制御方式に関
する。
プタに関し、特に入出力装置からメモリ装置へのＤＭＡ
（ダイレクトメモリアクセス）ライトトランザクション
におけるストアイン型入出力キャッシュの制御方式に関
する。
【０００２】
【従来の技術】この種のバスインタフェースアダプタ
は、ストアイン型キャッシュを有するプロセッサあるい
はバスインタフェースアダプタが一つまたは複数接続可
能なバス（以下、Ｓバスとする）と、ＤＭＡ制御を行う
入出力装置が複数接続可能なバス（以下、ＩＯバスとす
る）との間に設置されており、内部にストアイン型キャ
ッシュ（以下、ＩＯキャッシュとする）を有している。
は、ストアイン型キャッシュを有するプロセッサあるい
はバスインタフェースアダプタが一つまたは複数接続可
能なバス（以下、Ｓバスとする）と、ＤＭＡ制御を行う
入出力装置が複数接続可能なバス（以下、ＩＯバスとす
る）との間に設置されており、内部にストアイン型キャ
ッシュ（以下、ＩＯキャッシュとする）を有している。
【０００３】上記のバスインタフェースアダプタを備え
た情報処理装置では装置内に複数のストアイン型キャッ
シュが存在しているため、それら複数のストアイン型キ
ャッシュとメインメモリとにおける記憶内容の整合性を
どのように保つべきかという問題がある。
た情報処理装置では装置内に複数のストアイン型キャッ
シュが存在しているため、それら複数のストアイン型キ
ャッシュとメインメモリとにおける記憶内容の整合性を
どのように保つべきかという問題がある。
【０００４】以下、複数のストアイン型キャッシュとメ
インメモリとにおける記憶内容の整合性を保つためのプ
ロトコルについて説明する。ここで、入出力装置からメ
インメモリにＤＭＡ制御によってデータの書込み（以
下、ＤＭＡライトとする）を行う場合について説明す
る。
インメモリとにおける記憶内容の整合性を保つためのプ
ロトコルについて説明する。ここで、入出力装置からメ
インメモリにＤＭＡ制御によってデータの書込み（以
下、ＤＭＡライトとする）を行う場合について説明す
る。
【０００５】ＤＭＡライトすべき目標ブロックがＩＯキ
ャッシュに存在し、そのＩＯキャッシュに記憶されてい
るブロックが有効で、しかもそのブロックと同一のブロ
ックが他のストアイン型キャッシュに存在せず、さらに
そのブロックの内容がメインメモリの対応するブロック
の内容と一致している状態をＣＥとする。
ャッシュに存在し、そのＩＯキャッシュに記憶されてい
るブロックが有効で、しかもそのブロックと同一のブロ
ックが他のストアイン型キャッシュに存在せず、さらに
そのブロックの内容がメインメモリの対応するブロック
の内容と一致している状態をＣＥとする。
【０００６】また、ＤＭＡライトすべき目標ブロックが
ＩＯキャッシュに存在し、そのＩＯキャッシュに記憶さ
れているブロックが有効で、しかもそのブロックと同一
のブロックが他のストアイン型キャッシュに存在せず、
さらにそのブロックの内容がメインメモリの対応するブ
ロックの内容と一致していない状態をＤＥとする。
ＩＯキャッシュに存在し、そのＩＯキャッシュに記憶さ
れているブロックが有効で、しかもそのブロックと同一
のブロックが他のストアイン型キャッシュに存在せず、
さらにそのブロックの内容がメインメモリの対応するブ
ロックの内容と一致していない状態をＤＥとする。
【０００７】ＤＭＡライトの目標ブロックの状態が上記
のＣＥまたはＤＥの場合、他のストアイン型キャッシュ
及びメインメモリに対するアクセスは一切行わず、自Ｉ
Ｏキャッシュの目標ブロックにライトデータを書込ん
で、その目標ブロックの状態をＤＥに変更する。
のＣＥまたはＤＥの場合、他のストアイン型キャッシュ
及びメインメモリに対するアクセスは一切行わず、自Ｉ
Ｏキャッシュの目標ブロックにライトデータを書込ん
で、その目標ブロックの状態をＤＥに変更する。
【０００８】一方、ＤＭＡライトすべき目標ブロックが
ＩＯキャッシュに存在し、そのＩＯキャッシュに記憶さ
れているブロックが有効で、しかもそのブロックと同一
のブロックが他のストアイン型キャッシュにも存在し、
さらにそのブロックの内容がメインメモリの対応するブ
ロックの内容と一致している状態をＳＨとする。
ＩＯキャッシュに存在し、そのＩＯキャッシュに記憶さ
れているブロックが有効で、しかもそのブロックと同一
のブロックが他のストアイン型キャッシュにも存在し、
さらにそのブロックの内容がメインメモリの対応するブ
ロックの内容と一致している状態をＳＨとする。
【０００９】また、ＤＭＡライトすべき目標ブロックが
ＩＯキャッシュに存在し、そのＩＯキャッシュに記憶さ
れているブロックが有効で、しかもそのブロックと同一
のブロックが他のストアイン型キャッシュにも存在し、
さらにそのブロックの内容がメインメモリの対応するブ
ロックの内容と一致していない状態をＤＳとする。
ＩＯキャッシュに存在し、そのＩＯキャッシュに記憶さ
れているブロックが有効で、しかもそのブロックと同一
のブロックが他のストアイン型キャッシュにも存在し、
さらにそのブロックの内容がメインメモリの対応するブ
ロックの内容と一致していない状態をＤＳとする。
【００１０】ＤＭＡライトの目標ブロックの状態が上記
のＳＨまたはＤＳの場合、他のストアイン型キャッシュ
の目標ブロックと同一のブロックを無効化する要求を行
うとともに、自ＩＯキャッシュの目標ブロックにライト
データを書込んで、その目標ブロックの状態をＤＥに変
更する。
のＳＨまたはＤＳの場合、他のストアイン型キャッシュ
の目標ブロックと同一のブロックを無効化する要求を行
うとともに、自ＩＯキャッシュの目標ブロックにライト
データを書込んで、その目標ブロックの状態をＤＥに変
更する。
【００１１】ＤＭＡライトの目標ブロックが自ＩＯキャ
ッシュに存在しない場合、目標ブロックと同一のブロッ
クを無効化する要求を伴う読出し要求で他のストアイン
型キャッシュあるいはメインメモリから目標ブロックを
自ＩＯキャッシュに読込んでからＤＭＡライトのライト
データの書込みを行う。
ッシュに存在しない場合、目標ブロックと同一のブロッ
クを無効化する要求を伴う読出し要求で他のストアイン
型キャッシュあるいはメインメモリから目標ブロックを
自ＩＯキャッシュに読込んでからＤＭＡライトのライト
データの書込みを行う。
【００１２】上記の無効化する要求を伴う読出し要求で
は目標ブロックを読出した直後、他のストアイン型キャ
ッシュの目標ブロックと同一のブロックを無効である状
態に変更するよう制御される。この無効である状態をＩ
Ｖとする。
は目標ブロックを読出した直後、他のストアイン型キャ
ッシュの目標ブロックと同一のブロックを無効である状
態に変更するよう制御される。この無効である状態をＩ
Ｖとする。
【００１３】ＤＭＡライトの目標ブロックを読出す際
に、自ＩＯキャッシュ内のブロックの状態が全てＤＥで
あれば、他のストアイン型キャッシュあるいはメインメ
モリから読込んだデータの格納先がないので、自ＩＯキ
ャッシュ内の任意のブロックをメインメモリに書き戻す
動作を行う。
に、自ＩＯキャッシュ内のブロックの状態が全てＤＥで
あれば、他のストアイン型キャッシュあるいはメインメ
モリから読込んだデータの格納先がないので、自ＩＯキ
ャッシュ内の任意のブロックをメインメモリに書き戻す
動作を行う。
【００１４】この後に、他のストアイン型キャッシュあ
るいはメインメモリから読込んだデータを自ＩＯキャッ
シュ内に格納すると、その目標ブロックにＤＭＡライト
のライトデータを書込み、その目標ブロックの状態をＤ
Ｅに変更してＤＭＡライト動作を終了する。
るいはメインメモリから読込んだデータを自ＩＯキャッ
シュ内に格納すると、その目標ブロックにＤＭＡライト
のライトデータを書込み、その目標ブロックの状態をＤ
Ｅに変更してＤＭＡライト動作を終了する。
【００１５】
【発明が解決しようとする課題】上述した従来のストア
イン型キャッシュが複数接続可能なバスを有するシステ
ムのＤＭＡ転送データをキャッシングする制御方式（以
下、ＩＯキャッシュ制御方式とする）では、Ｓバスを効
率的に使用するために、Ｓバスを介して転送されるデー
タの大きさがあるデータ長（以下、キャッシュブロック
長とする）に制限されている。
イン型キャッシュが複数接続可能なバスを有するシステ
ムのＤＭＡ転送データをキャッシングする制御方式（以
下、ＩＯキャッシュ制御方式とする）では、Ｓバスを効
率的に使用するために、Ｓバスを介して転送されるデー
タの大きさがあるデータ長（以下、キャッシュブロック
長とする）に制限されている。
【００１６】そのため、バスインタフェースアダプタ内
にＩＯキャッシュを設けてＳバスの効率化を図ってい
る。つまり、Ｓバスを介して転送されるデータの大きさ
がキャッシュブロック長またはそれ以下のいずれの場合
も、一旦そのデータをＩＯキャッシュに格納してからＳ
バス上に送出している。
にＩＯキャッシュを設けてＳバスの効率化を図ってい
る。つまり、Ｓバスを介して転送されるデータの大きさ
がキャッシュブロック長またはそれ以下のいずれの場合
も、一旦そのデータをＩＯキャッシュに格納してからＳ
バス上に送出している。
【００１７】キャッシュブロック長と同長のＤＭＡライ
ト転送が連続して行われる場合、ＩＯキャッシュに対し
てはストアイン型キャッシュの一致性を保たせるために
無効化する要求を伴う読出し要求が毎回発行されるとと
もに、システムにおいてＩＯキャッシュに唯一保持され
ているデータのメインメモリへの書き戻しも毎回発生し
ている。
ト転送が連続して行われる場合、ＩＯキャッシュに対し
てはストアイン型キャッシュの一致性を保たせるために
無効化する要求を伴う読出し要求が毎回発行されるとと
もに、システムにおいてＩＯキャッシュに唯一保持され
ているデータのメインメモリへの書き戻しも毎回発生し
ている。
【００１８】すなわち、Ｓバス上では１回のＤＭＡライ
ト転送で、ＩＯキャッシュを介してのＤＭＡライト転送
長の転送が２回発生しており、Ｓバスに対する負荷を大
きくしている。
ト転送で、ＩＯキャッシュを介してのＤＭＡライト転送
長の転送が２回発生しており、Ｓバスに対する負荷を大
きくしている。
【００１９】そこで、本発明の目的は上記の問題点を解
消し、ＤＭＡライト転送時のＳバスに対する負荷を軽減
することができ、システムのスループットを向上させる
ことができるバスインタフェースアダプタを提供するこ
とにある。
消し、ＤＭＡライト転送時のＳバスに対する負荷を軽減
することができ、システムのスループットを向上させる
ことができるバスインタフェースアダプタを提供するこ
とにある。
【００２０】
【課題を解決するための手段】本発明によるバスインタ
フェースアダプタは、ストアイン型のキャッシュメモリ
を有する複数の装置と主記憶装置とが接続されるバス
と、ダイレクトメモリアクセス転送を行う複数の入出力
装置とを接続しかつ前記ストアイン型のキャッシュメモ
リを有するバスインタフェースアダプタであって、前記
ダイレクトメモリアクセス転送における転送長を予め設
定されたデータ長と比較する比較手段と、前記比較手段
の比較結果が一致を示すときにそのダイレクトメモリア
クセス転送のデータを前記バスを介して前記主記憶装置
に書込むとともにそのデータに対応する前記複数の装置
各々のキャッシュメモリの内容を無効とする手段とを備
えている。
フェースアダプタは、ストアイン型のキャッシュメモリ
を有する複数の装置と主記憶装置とが接続されるバス
と、ダイレクトメモリアクセス転送を行う複数の入出力
装置とを接続しかつ前記ストアイン型のキャッシュメモ
リを有するバスインタフェースアダプタであって、前記
ダイレクトメモリアクセス転送における転送長を予め設
定されたデータ長と比較する比較手段と、前記比較手段
の比較結果が一致を示すときにそのダイレクトメモリア
クセス転送のデータを前記バスを介して前記主記憶装置
に書込むとともにそのデータに対応する前記複数の装置
各々のキャッシュメモリの内容を無効とする手段とを備
えている。
【００２１】本発明による他のバスインタフェースアダ
プタは、上記の構成のほかに、前記比較手段の比較結果
が一致を示すときにそのダイレクトメモリアクセス転送
のデータをストアイン制御によって前記キャッシュメモ
リに蓄積してから前記主記憶装置に書込むよう制御する
手段を具備している。
プタは、上記の構成のほかに、前記比較手段の比較結果
が一致を示すときにそのダイレクトメモリアクセス転送
のデータをストアイン制御によって前記キャッシュメモ
リに蓄積してから前記主記憶装置に書込むよう制御する
手段を具備している。
【００２２】本発明による別のバスインタフェースアダ
プタは、ストアイン型のキャッシュメモリを有する複数
の装置と主記憶装置とが接続されるバスと、ダイレクト
メモリアクセス転送を行う複数の入出力装置とを接続し
かつ前記ストアイン型のキャッシュメモリを有するバス
インタフェースアダプタであって、前記複数の入出力装
置各々に設けられかつ前記ダイレクトメモリアクセス転
送における転送長を予め設定されたデータ長と比較する
比較手段と、前記比較手段の比較結果が一致を示すとき
にそのダイレクトメモリアクセス転送のデータを前記バ
スを介して前記主記憶装置に書込むとともにそのデータ
に対応する前記複数の装置各々のキャッシュメモリの内
容を無効とする手段とを備えている。
プタは、ストアイン型のキャッシュメモリを有する複数
の装置と主記憶装置とが接続されるバスと、ダイレクト
メモリアクセス転送を行う複数の入出力装置とを接続し
かつ前記ストアイン型のキャッシュメモリを有するバス
インタフェースアダプタであって、前記複数の入出力装
置各々に設けられかつ前記ダイレクトメモリアクセス転
送における転送長を予め設定されたデータ長と比較する
比較手段と、前記比較手段の比較結果が一致を示すとき
にそのダイレクトメモリアクセス転送のデータを前記バ
スを介して前記主記憶装置に書込むとともにそのデータ
に対応する前記複数の装置各々のキャッシュメモリの内
容を無効とする手段とを備えている。
【００２３】本発明によるさらに別のバスインタフェー
スアダプタは、上記の構成のほかに、前記比較手段の比
較結果が一致を示すときにそのダイレクトメモリアクセ
ス転送のデータをストアイン制御によって前記キャッシ
ュメモリに蓄積してから前記主記憶装置に書込むよう制
御する手段を具備している。
スアダプタは、上記の構成のほかに、前記比較手段の比
較結果が一致を示すときにそのダイレクトメモリアクセ
ス転送のデータをストアイン制御によって前記キャッシ
ュメモリに蓄積してから前記主記憶装置に書込むよう制
御する手段を具備している。
【００２４】
【作用】ＤＭＡライト時にＤＭＡ転送長とキャッシュブ
ロック長値とを比較し、その比較結果が一致を示すと、
目標ブロックに対する無効化要求を伴うメモリ書き戻し
要求を発行する。このとき、ＩＯキャッシュ内に目標ブ
ロックが保有されていれば、その該当ブロックの状態を
無効化された状態を示すＩＶに変更する。
ロック長値とを比較し、その比較結果が一致を示すと、
目標ブロックに対する無効化要求を伴うメモリ書き戻し
要求を発行する。このとき、ＩＯキャッシュ内に目標ブ
ロックが保有されていれば、その該当ブロックの状態を
無効化された状態を示すＩＶに変更する。
【００２５】ＤＭＡ転送長とキャッシュブロック長値と
の比較結果が不一致を示すと、その目標ブロックがＩＯ
キャッシュ内に存在するかどうかに応じてＩＯキャッシ
ュに対するストアイン制御を行う。
の比較結果が不一致を示すと、その目標ブロックがＩＯ
キャッシュ内に存在するかどうかに応じてＩＯキャッシ
ュに対するストアイン制御を行う。
【００２６】これによって、少量のハードウェアを追加
することで、ＩＯキャッシュ制御方式を動的に切換え可
能となるので、多様なＩＯ装置からくるＤＭＡライト転
送に応じてＳバス１００に対する負荷を軽減し、システ
ムのスループットが向上可能となる。
することで、ＩＯキャッシュ制御方式を動的に切換え可
能となるので、多様なＩＯ装置からくるＤＭＡライト転
送に応じてＳバス１００に対する負荷を軽減し、システ
ムのスループットが向上可能となる。
【００２７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２８】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、Ｓバス１００にはバスイン
タフェースアダプタ１とメインメモリ３とが接続されて
おり、ＩＯバス１０１にはバスインタフェースアダプタ
１とＤＭＡ転送制御を有するＩＯ装置２−１〜２−ｎと
が接続されている。
ック図である。図において、Ｓバス１００にはバスイン
タフェースアダプタ１とメインメモリ３とが接続されて
おり、ＩＯバス１０１にはバスインタフェースアダプタ
１とＤＭＡ転送制御を有するＩＯ装置２−１〜２−ｎと
が接続されている。
【００２９】また、バスインタフェースアダプタ１とＩ
Ｏ装置２−１〜２−ｎとはＤＭＡ転送長指示バス１０２
によって接続されており、このＤＭＡ転送長指示バス１
０２を介してＩＯ装置２−１〜２−ｎからバスインタフ
ェースアダプタ１にＤＭＡ転送長が出力される。
Ｏ装置２−１〜２−ｎとはＤＭＡ転送長指示バス１０２
によって接続されており、このＤＭＡ転送長指示バス１
０２を介してＩＯ装置２−１〜２−ｎからバスインタフ
ェースアダプタ１にＤＭＡ転送長が出力される。
【００３０】バスインタフェースアダプタ１はデコーダ
１１と、キャッシュブロック長値保持部１２と、比較器
１３と、ＩＯバスインタフェース制御部１４と、ＩＯキ
ャッシュ１５と、無効化要求を伴う読出し制御部１６
と、無効化要求を伴うメモリ書き戻し制御部１７と、他
キャッシュ無効化指示制御部１８と、Ｓバスインタフェ
ース制御部１９とから構成されている。
１１と、キャッシュブロック長値保持部１２と、比較器
１３と、ＩＯバスインタフェース制御部１４と、ＩＯキ
ャッシュ１５と、無効化要求を伴う読出し制御部１６
と、無効化要求を伴うメモリ書き戻し制御部１７と、他
キャッシュ無効化指示制御部１８と、Ｓバスインタフェ
ース制御部１９とから構成されている。
【００３１】デコーダ１１はＤＭＡ転送長指示バス１０
２を介してＩＯ装置２−１〜２−ｎから送られてくるＤ
ＭＡ転送長をデコードし、そのＤＭＡ転送長を比較器１
３に出力する。
２を介してＩＯ装置２−１〜２−ｎから送られてくるＤ
ＭＡ転送長をデコードし、そのＤＭＡ転送長を比較器１
３に出力する。
【００３２】キャッシュブロック長値保持部１２は予め
設定されたキャッシュブロック長値を保持し、そのキャ
ッシュブロック長値を比較器１３に出力する。比較器１
３はデコーダ１１からのＤＭＡ転送長とキャッシュブロ
ック長値保持部１２からのキャッシュブロック長値とを
比較し、その比較結果をＩＯバスインタフェース制御部
１４に出力する。
設定されたキャッシュブロック長値を保持し、そのキャ
ッシュブロック長値を比較器１３に出力する。比較器１
３はデコーダ１１からのＤＭＡ転送長とキャッシュブロ
ック長値保持部１２からのキャッシュブロック長値とを
比較し、その比較結果をＩＯバスインタフェース制御部
１４に出力する。
【００３３】ＩＯバスインタフェース制御部１４はＩＯ
バス１０１によるデータ転送を制御するとともに、無効
化要求を伴う読出し制御部１６と無効化要求を伴うメモ
リ書き戻し制御部１７と他キャッシュ無効化指示制御部
１８とを比較器１３の比較結果に応じて夫々駆動制御す
る。
バス１０１によるデータ転送を制御するとともに、無効
化要求を伴う読出し制御部１６と無効化要求を伴うメモ
リ書き戻し制御部１７と他キャッシュ無効化指示制御部
１８とを比較器１３の比較結果に応じて夫々駆動制御す
る。
【００３４】読出し制御部１６は無効化要求を伴う読出
し要求（コヒーレントリードＥＸリクエスト）の発行を
制御し、無効化要求を伴うメモリ書き戻し制御部１７は
無効化要求を伴うメモリ書き戻し要求（ライトＩＶリク
エスト）の発行を制御する。
し要求（コヒーレントリードＥＸリクエスト）の発行を
制御し、無効化要求を伴うメモリ書き戻し制御部１７は
無効化要求を伴うメモリ書き戻し要求（ライトＩＶリク
エスト）の発行を制御する。
【００３５】他キャッシュ無効化指示制御部１８は他の
ストアイン型キャッシュ（図示せず）内の該当ブロック
に対する無効化要求（ＩＶリクエスト）の発行を制御す
る。Ｓバスインタフェース制御部１９はＳバスプロトコ
ルを制御する。
ストアイン型キャッシュ（図示せず）内の該当ブロック
に対する無効化要求（ＩＶリクエスト）の発行を制御す
る。Ｓバスインタフェース制御部１９はＳバスプロトコ
ルを制御する。
【００３６】図２は本発明の一実施例の動作を示すフロ
ーチャートである。これら図１及び図２を用いて本発明
の一実施例の動作について説明する。
ーチャートである。これら図１及び図２を用いて本発明
の一実施例の動作について説明する。
【００３７】ここで、ＤＭＡライトすべき目標ブロック
がＩＯキャッシュ１５に存在し、そのＩＯキャッシュ１
５に記憶されているブロックが有効で、しかもそのブロ
ックと同一のブロックが他のストアイン型キャッシュに
存在せず、さらにそのブロックの内容がメインメモリ３
の対応するブロックの内容と一致している状態をＣＥと
する。
がＩＯキャッシュ１５に存在し、そのＩＯキャッシュ１
５に記憶されているブロックが有効で、しかもそのブロ
ックと同一のブロックが他のストアイン型キャッシュに
存在せず、さらにそのブロックの内容がメインメモリ３
の対応するブロックの内容と一致している状態をＣＥと
する。
【００３８】また、ＤＭＡライトすべき目標ブロックが
ＩＯキャッシュ１５に存在し、そのＩＯキャッシュ１５
に記憶されているブロックが有効で、しかもそのブロッ
クと同一のブロックが他のストアイン型キャッシュに存
在せず、さらにそのブロックの内容がメインメモリ３の
対応するブロックの内容と一致していない状態をＤＥと
する。
ＩＯキャッシュ１５に存在し、そのＩＯキャッシュ１５
に記憶されているブロックが有効で、しかもそのブロッ
クと同一のブロックが他のストアイン型キャッシュに存
在せず、さらにそのブロックの内容がメインメモリ３の
対応するブロックの内容と一致していない状態をＤＥと
する。
【００３９】さらに、ＤＭＡライトすべき目標ブロック
がＩＯキャッシュ１５に存在し、そのＩＯキャッシュ１
５に記憶されているブロックが有効で、しかもそのブロ
ックと同一のブロックが他のストアイン型キャッシュに
も存在し、さらにそのブロックの内容がメインメモリ３
の対応するブロックの内容と一致している状態をＳＨと
する。
がＩＯキャッシュ１５に存在し、そのＩＯキャッシュ１
５に記憶されているブロックが有効で、しかもそのブロ
ックと同一のブロックが他のストアイン型キャッシュに
も存在し、さらにそのブロックの内容がメインメモリ３
の対応するブロックの内容と一致している状態をＳＨと
する。
【００４０】さらにまた、ＤＭＡライトすべき目標ブロ
ックがＩＯキャッシュ１５に存在し、そのＩＯキャッシ
ュ１５に記憶されているブロックが有効で、しかもその
ブロックと同一のブロックが他のストアイン型キャッシ
ュにも存在し、さらにそのブロックの内容がメインメモ
リ３の対応するブロックの内容と一致していない状態を
ＤＳとする。尚、ストアイン型キャッシュのブロックが
無効である状態をＩＶとする。
ックがＩＯキャッシュ１５に存在し、そのＩＯキャッシ
ュ１５に記憶されているブロックが有効で、しかもその
ブロックと同一のブロックが他のストアイン型キャッシ
ュにも存在し、さらにそのブロックの内容がメインメモ
リ３の対応するブロックの内容と一致していない状態を
ＤＳとする。尚、ストアイン型キャッシュのブロックが
無効である状態をＩＶとする。
【００４１】ＩＯ装置２−１〜２−ｎはＤＭＡライト時
にＤＭＡ転送長をＤＭＡ転送長指示バス１０２に発行す
る。バスインタフェースアダプタ１のデコーダ１１はＤ
ＭＡ転送長指示バス１０２上のＤＭＡ転送長をデコード
し、そのＤＭＡ転送長を比較器１３に出力する。
にＤＭＡ転送長をＤＭＡ転送長指示バス１０２に発行す
る。バスインタフェースアダプタ１のデコーダ１１はＤ
ＭＡ転送長指示バス１０２上のＤＭＡ転送長をデコード
し、そのＤＭＡ転送長を比較器１３に出力する。
【００４２】比較器１３はデコーダ１１からのＤＭＡ転
送長をキャッシュブロック長値保持部１２に保持された
キャッシュブロック長値と比較し（図２ステップＳ
１）、その比較結果をＩＯバスインタフェース制御部１
４に出力する。
送長をキャッシュブロック長値保持部１２に保持された
キャッシュブロック長値と比較し（図２ステップＳ
１）、その比較結果をＩＯバスインタフェース制御部１
４に出力する。
【００４３】ＩＯバスインタフェース制御部１４は比較
器１３の比較結果が一致を示すと、メモリ書き戻し制御
部１７を駆動し、その目標ブロックに対する無効化要求
を伴うメモリ書き戻し要求をＳバスインタフェース制御
部１９を介してＳバス１００上に発行する（図２ステッ
プＳ２）。
器１３の比較結果が一致を示すと、メモリ書き戻し制御
部１７を駆動し、その目標ブロックに対する無効化要求
を伴うメモリ書き戻し要求をＳバスインタフェース制御
部１９を介してＳバス１００上に発行する（図２ステッ
プＳ２）。
【００４４】このとき、ＩＯバスインタフェース制御部
１４はＩＯキャッシュ１５内に目標ブロックを保有して
いるかどうかを判定し（図２ステップＳ３）、ＩＯキャ
ッシュ１５内に目標ブロックを保有している場合にはそ
の該当ブロックの状態をＩＶに変更する（図２ステップ
Ｓ４）。
１４はＩＯキャッシュ１５内に目標ブロックを保有して
いるかどうかを判定し（図２ステップＳ３）、ＩＯキャ
ッシュ１５内に目標ブロックを保有している場合にはそ
の該当ブロックの状態をＩＶに変更する（図２ステップ
Ｓ４）。
【００４５】ＩＯバスインタフェース制御部１４は比較
器１３の比較結果が不一致を示すと、その目標ブロック
がＩＯキャッシュ１５内に存在するかどうかを判定する
（図２ステップＳ５）。
器１３の比較結果が不一致を示すと、その目標ブロック
がＩＯキャッシュ１５内に存在するかどうかを判定する
（図２ステップＳ５）。
【００４６】ＩＯバスインタフェース制御部１４は目標
ブロックがＩＯキャッシュ１５内に存在すれば、ＤＭＡ
ライトのライトデータをＩＯキャッシュ１５内の該当ブ
ロックに書込むとともに（図２ステップＳ６）、その該
当ブロックの状態がＳＨまたはＤＳかどうかを判断する
（図２ステップＳ７）。
ブロックがＩＯキャッシュ１５内に存在すれば、ＤＭＡ
ライトのライトデータをＩＯキャッシュ１５内の該当ブ
ロックに書込むとともに（図２ステップＳ６）、その該
当ブロックの状態がＳＨまたはＤＳかどうかを判断する
（図２ステップＳ７）。
【００４７】ＩＯバスインタフェース制御部１４はＩＯ
キャッシュ１５内の該当ブロックの状態がＳＨまたはＤ
Ｓと判断すると、他キャッシュ無効化指示制御部１８を
駆動し、他のストアイン型キャッシュ内の該当ブロック
に対する無効化要求をＳバスインタフェース制御部１９
を介してＳバス１００上に発行する（図２ステップＳ
８）。
キャッシュ１５内の該当ブロックの状態がＳＨまたはＤ
Ｓと判断すると、他キャッシュ無効化指示制御部１８を
駆動し、他のストアイン型キャッシュ内の該当ブロック
に対する無効化要求をＳバスインタフェース制御部１９
を介してＳバス１００上に発行する（図２ステップＳ
８）。
【００４８】ＩＯバスインタフェース制御部１４はライ
トデータの書込みを行ったＩＯキャッシュ１５内の該当
ブロックの状態を、システムに唯一存在するデータであ
ることを示すＤＥに変更する（図２ステップＳ９）。
トデータの書込みを行ったＩＯキャッシュ１５内の該当
ブロックの状態を、システムに唯一存在するデータであ
ることを示すＤＥに変更する（図２ステップＳ９）。
【００４９】ＩＯバスインタフェース制御部１４はＩＯ
キャッシュ１５内の該当ブロックの状態がＳＨまたはＤ
Ｓと判断しなければ、ライトデータの書込みを行ったＩ
Ｏキャッシュ１５内の該当ブロックの状態を、システム
に唯一存在するデータであることを示すＤＥに変更する
（図２ステップＳ９）。
キャッシュ１５内の該当ブロックの状態がＳＨまたはＤ
Ｓと判断しなければ、ライトデータの書込みを行ったＩ
Ｏキャッシュ１５内の該当ブロックの状態を、システム
に唯一存在するデータであることを示すＤＥに変更する
（図２ステップＳ９）。
【００５０】一方、ＩＯバスインタフェース制御部１４
は目標ブロックがＩＯキャッシュ１５内に存在しなけれ
ば、読出し制御部１６を駆動し、無効化要求を伴う読出
し要求をＳバスインタフェース制御部１９を介してＳバ
ス１００上に発行する（図２ステップＳ１０）。その
後、ＤＭＡライトの目標ブロックを読出してライトデー
タの書込みを行う。
は目標ブロックがＩＯキャッシュ１５内に存在しなけれ
ば、読出し制御部１６を駆動し、無効化要求を伴う読出
し要求をＳバスインタフェース制御部１９を介してＳバ
ス１００上に発行する（図２ステップＳ１０）。その
後、ＤＭＡライトの目標ブロックを読出してライトデー
タの書込みを行う。
【００５１】ＩＯバスインタフェース制御部１４はＤＭ
Ａライトの目標ブロックを読出す際に、ＩＯキャッシュ
１５内のブロックの状態すべてがＤＥであるかどうかを
判定する（図２ステップＳ１１）。
Ａライトの目標ブロックを読出す際に、ＩＯキャッシュ
１５内のブロックの状態すべてがＤＥであるかどうかを
判定する（図２ステップＳ１１）。
【００５２】ＩＯバスインタフェース制御部１４はＩＯ
キャッシュ１５内のブロックの状態すべてがＤＥである
と判定すると、メモリ書き戻し制御部１７を駆動し、無
効化要求を伴うメモリ書き戻し要求を発行する（図２ス
テップＳ１２）。
キャッシュ１５内のブロックの状態すべてがＤＥである
と判定すると、メモリ書き戻し制御部１７を駆動し、無
効化要求を伴うメモリ書き戻し要求を発行する（図２ス
テップＳ１２）。
【００５３】ＩＯバスインタフェース制御部１４はＩＯ
キャッシュ１５内の任意のブロックのメインメモリ３へ
の書き戻しを行うと、そのブロックにＤＭＡライトの目
標ブロックを読出して格納し、そのブロックにＤＭＡラ
イトのライトデータを書込む（図２ステップＳ１３）。
同時に、そのブロックの状態をＤＥに変更する（図２ス
テップＳ９）。
キャッシュ１５内の任意のブロックのメインメモリ３へ
の書き戻しを行うと、そのブロックにＤＭＡライトの目
標ブロックを読出して格納し、そのブロックにＤＭＡラ
イトのライトデータを書込む（図２ステップＳ１３）。
同時に、そのブロックの状態をＤＥに変更する（図２ス
テップＳ９）。
【００５４】図３は本発明の他の実施例の構成を示すブ
ロック図である。図において、Ｓバス１００にはバスイ
ンタフェースアダプタ４とメインメモリ３とが接続され
ており、ＩＯバス１０１にはバスインタフェースアダプ
タ４とＤＭＡ転送制御を有するＩＯ装置２−１〜２−ｎ
とが接続されている。
ロック図である。図において、Ｓバス１００にはバスイ
ンタフェースアダプタ４とメインメモリ３とが接続され
ており、ＩＯバス１０１にはバスインタフェースアダプ
タ４とＤＭＡ転送制御を有するＩＯ装置２−１〜２−ｎ
とが接続されている。
【００５５】また、バスインタフェースアダプタ４とＩ
Ｏ装置２−１〜２−ｎとはＤＭＡ転送長−キュッシュブ
ロック長一致報告線（以下、報告線とする）１０３−１
〜１０３−ｎによって接続されており、この報告線１０
３−１〜１０３−ｎを介してＩＯ装置２−１〜２−ｎか
らバスインタフェースアダプタ４にＤＭＡ転送長と予め
設定されたキャッシュブロック長値との一致／不一致が
報告される。
Ｏ装置２−１〜２−ｎとはＤＭＡ転送長−キュッシュブ
ロック長一致報告線（以下、報告線とする）１０３−１
〜１０３−ｎによって接続されており、この報告線１０
３−１〜１０３−ｎを介してＩＯ装置２−１〜２−ｎか
らバスインタフェースアダプタ４にＤＭＡ転送長と予め
設定されたキャッシュブロック長値との一致／不一致が
報告される。
【００５６】バスインタフェースアダプタ４はＩＯバス
インタフェース制御部４１と、ＩＯキャッシュ４２と、
無効化要求を伴う読出し制御部４３と、無効化要求を伴
うメモリ書き戻し制御部４４と、他キャッシュ無効化指
示制御部４５と、Ｓバスインタフェース制御部４６とか
ら構成されている。
インタフェース制御部４１と、ＩＯキャッシュ４２と、
無効化要求を伴う読出し制御部４３と、無効化要求を伴
うメモリ書き戻し制御部４４と、他キャッシュ無効化指
示制御部４５と、Ｓバスインタフェース制御部４６とか
ら構成されている。
【００５７】ＩＯバスインタフェース制御部４１はＩＯ
バス１０１によるデータ転送を制御するとともに、無効
化要求を伴う読出し制御部４３と無効化要求を伴うメモ
リ書き戻し制御部４４と他キャッシュ無効化指示制御部
４５とを報告線１０３−１〜１０３−ｎを介してＩＯ装
置２−１〜２−ｎから入力されるＤＭＡ転送長とキャッ
シュブロック長値との一致／不一致に応じて夫々駆動制
御する。
バス１０１によるデータ転送を制御するとともに、無効
化要求を伴う読出し制御部４３と無効化要求を伴うメモ
リ書き戻し制御部４４と他キャッシュ無効化指示制御部
４５とを報告線１０３−１〜１０３−ｎを介してＩＯ装
置２−１〜２−ｎから入力されるＤＭＡ転送長とキャッ
シュブロック長値との一致／不一致に応じて夫々駆動制
御する。
【００５８】読出し制御部４３は無効化要求を伴う読出
し要求の発行を制御する。無効化要求を伴うメモリ書き
戻し制御部４４は無効化要求を伴うメモリ書き戻し要求
の発行を制御する。
し要求の発行を制御する。無効化要求を伴うメモリ書き
戻し制御部４４は無効化要求を伴うメモリ書き戻し要求
の発行を制御する。
【００５９】他キャッシュ無効化指示制御部４５は他の
ストアイン型キャッシュ内の該当ブロックに対する無効
化要求の発行を制御する。Ｓバスインタフェース制御部
４６はＳバスプロトコルを制御する。
ストアイン型キャッシュ内の該当ブロックに対する無効
化要求の発行を制御する。Ｓバスインタフェース制御部
４６はＳバスプロトコルを制御する。
【００６０】本発明の他の実施例ではＩＯ装置２−１〜
２−ｎでＤＭＡ転送長と予め設定されたキャッシュブロ
ック長値との比較を行い、それらの一致／不一致を報告
線１０３−１〜１０３−ｎを介してバスインタフェース
アダプタ４に報告するようにした以外は、本発明の一実
施例と同様に図２のフローチャートの各ステップの動作
を行う。
２−ｎでＤＭＡ転送長と予め設定されたキャッシュブロ
ック長値との比較を行い、それらの一致／不一致を報告
線１０３−１〜１０３−ｎを介してバスインタフェース
アダプタ４に報告するようにした以外は、本発明の一実
施例と同様に図２のフローチャートの各ステップの動作
を行う。
【００６１】このように、ＩＯ装置２−１〜２−ｎによ
るＤＭＡライト時にＤＭＡ転送長とキャッシュブロック
長値との比較を行い、その比較結果が一致を示すときに
メモリ書き戻し制御部１７を駆動してその目標ブロック
に対する無効化要求を伴うメモリ書き戻し要求をＳバス
インタフェース制御部１９を介してＳバス１００上に発
行し、ＤＭＡライトのライトデータをメインメモリ３に
書込むようにすることによって、少量のハードウェアを
追加することで、ＩＯキャッシュ制御方式を動的に切換
えることができるので、多様なＩＯ装置２−１〜２−ｎ
からくるＤＭＡライト転送に応じてＳバス１００に対す
る負荷を軽減することができ、システムのスループット
を向上させることができる。
るＤＭＡライト時にＤＭＡ転送長とキャッシュブロック
長値との比較を行い、その比較結果が一致を示すときに
メモリ書き戻し制御部１７を駆動してその目標ブロック
に対する無効化要求を伴うメモリ書き戻し要求をＳバス
インタフェース制御部１９を介してＳバス１００上に発
行し、ＤＭＡライトのライトデータをメインメモリ３に
書込むようにすることによって、少量のハードウェアを
追加することで、ＩＯキャッシュ制御方式を動的に切換
えることができるので、多様なＩＯ装置２−１〜２−ｎ
からくるＤＭＡライト転送に応じてＳバス１００に対す
る負荷を軽減することができ、システムのスループット
を向上させることができる。
【００６２】
【発明の効果】以上説明したように本発明によれば、ダ
イレクトメモリアクセス転送における転送長と予め設定
されたデータ長との比較結果が一致を示すときにそのダ
イレクトメモリアクセス転送のデータをバスを介して主
記憶装置に書込むとともにそのデータに対応する複数の
装置各々のキャッシュメモリの内容を無効とすることに
よって、ＤＭＡライト転送時のＳバスに対する負荷を軽
減することができ、システムのスループットを向上させ
ることができるという効果がある。
イレクトメモリアクセス転送における転送長と予め設定
されたデータ長との比較結果が一致を示すときにそのダ
イレクトメモリアクセス転送のデータをバスを介して主
記憶装置に書込むとともにそのデータに対応する複数の
装置各々のキャッシュメモリの内容を無効とすることに
よって、ＤＭＡライト転送時のＳバスに対する負荷を軽
減することができ、システムのスループットを向上させ
ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の動作を示すフローチャート
である。
である。
【図３】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
１，４ バスインタフェースアダプタ ２−１〜２−ｎ ＤＭＡ制御を有するＩＯ装置 ３ メインメモリ １１ デコーダ １２ キャッシュブロック長値保持部 １３ 比較器 １４，４１ ＩＯバスインタフェース制御部 １５，４２ ＩＯキャッシュ １６，４３ 無効化要求を伴う読出し制御部 １７，４４ 無効化要求を伴うメモリ書き戻し制御部 １８，４５ 他キャッシュ無効化指示制御部 １９，４６ Ｓバスインタフェース制御部 １００ Ｓバス １０１ ＩＯバス １０２ ＤＭＡ転送長指示バス １０３−１〜１０３−ｎ ＤＭＡ転送長−キャッシュブ
ロック長一致報告線
ロック長一致報告線
Claims (4)
- 【請求項１】 ストアイン型のキャッシュメモリを有す
る複数の装置と主記憶装置とが接続されるバスと、ダイ
レクトメモリアクセス転送を行う複数の入出力装置とを
接続しかつ前記ストアイン型のキャッシュメモリを有す
るバスインタフェースアダプタであって、前記ダイレク
トメモリアクセス転送における転送長を予め設定された
データ長と比較する比較手段と、前記比較手段の比較結
果が一致を示すときにそのダイレクトメモリアクセス転
送のデータを前記バスを介して前記主記憶装置に書込む
とともにそのデータに対応する前記複数の装置各々のキ
ャッシュメモリの内容を無効とする手段とを有すること
を特徴とするバスインタフェースアダプタ。 - 【請求項２】 前記比較手段の比較結果が一致を示すと
きにそのダイレクトメモリアクセス転送のデータをスト
アイン制御によって前記キャッシュメモリに蓄積してか
ら前記主記憶装置に書込むよう制御する手段を含むこと
を特徴とする請求項１記載のバスインタフェースアダプ
タ。 - 【請求項３】 ストアイン型のキャッシュメモリを有す
る複数の装置と主記憶装置とが接続されるバスと、ダイ
レクトメモリアクセス転送を行う複数の入出力装置とを
接続しかつ前記ストアイン型のキャッシュメモリを有す
るバスインタフェースアダプタであって、前記複数の入
出力装置各々に設けられかつ前記ダイレクトメモリアク
セス転送における転送長を予め設定されたデータ長と比
較する比較手段と、前記比較手段の比較結果が一致を示
すときにそのダイレクトメモリアクセス転送のデータを
前記バスを介して前記主記憶装置に書込むとともにその
データに対応する前記複数の装置各々のキャッシュメモ
リの内容を無効とする手段とを有することを特徴とする
バスインタフェースアダプタ。 - 【請求項４】 前記比較手段の比較結果が一致を示すと
きにそのダイレクトメモリアクセス転送のデータをスト
アイン制御によって前記キャッシュメモリに蓄積してか
ら前記主記憶装置に書込むよう制御する手段を含むこと
を特徴とする請求項３記載のバスインタフェースアダプ
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6132787A JP2748862B2 (ja) | 1994-06-15 | 1994-06-15 | バスインタフェースアダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6132787A JP2748862B2 (ja) | 1994-06-15 | 1994-06-15 | バスインタフェースアダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH086856A true JPH086856A (ja) | 1996-01-12 |
| JP2748862B2 JP2748862B2 (ja) | 1998-05-13 |
Family
ID=15089541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6132787A Expired - Fee Related JP2748862B2 (ja) | 1994-06-15 | 1994-06-15 | バスインタフェースアダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748862B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009534767A (ja) * | 2006-04-25 | 2009-09-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 入出力装置によるアクセスを受けるデータの移動 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247756A (ja) * | 1987-07-27 | 1990-02-16 | Computer X Inc | 多重プロセツサ・システム用書込み共用キヤツシユ回路 |
| JPH02226448A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | 入出力キヤツシユ |
| JPH05100952A (ja) * | 1991-10-07 | 1993-04-23 | Fuji Xerox Co Ltd | データ処理装置 |
| JPH06110844A (ja) * | 1992-08-11 | 1994-04-22 | Toshiba Corp | 分散共有メモリ型マルチプロセッサシステム |
-
1994
- 1994-06-15 JP JP6132787A patent/JP2748862B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247756A (ja) * | 1987-07-27 | 1990-02-16 | Computer X Inc | 多重プロセツサ・システム用書込み共用キヤツシユ回路 |
| JPH02226448A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | 入出力キヤツシユ |
| JPH05100952A (ja) * | 1991-10-07 | 1993-04-23 | Fuji Xerox Co Ltd | データ処理装置 |
| JPH06110844A (ja) * | 1992-08-11 | 1994-04-22 | Toshiba Corp | 分散共有メモリ型マルチプロセッサシステム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009534767A (ja) * | 2006-04-25 | 2009-09-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 入出力装置によるアクセスを受けるデータの移動 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2748862B2 (ja) | 1998-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |