JPH02226592A - 電気的に消去及び書込み可能な不揮発性メモリー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は不揮発性メモリーに関し、特に電気的に消去及
び書込み可能な不揮発性メモリーの書込み方式に関する
。

［従来の技術］ 第３図は従来の電気的に消去及び書込み可能な不揮発性
メモリー（以下、単にＥＥＰＲＯＭ：　Ｅｌｅｃｔｒｘ
ｃａｌｌｙ　　Ｅｌａｓｅｂｌｅ　　ａｎｄ　　Ｐｒｏ
ｇｒａｍｍａｂｌｅ　　Ｒｅａｄ　　０ｎｌｙ　　Ｍｅ
ｍｏｒｙと略す）の−例である。通常、ＥＥＰＲＯＭは
数千番地のアドレスを持ち、メモリー容量は、数万〜数
十万ビットにも及ぶが、本例は１アドレス４ビツトのＥ
ＥＰＲＯＭとし、フローティングゲートゲート型のＥＥ
ＦＲＯＭセルを有するものとして説明する。

このＥＥＰＲＯＭは、記憶データの読み出し機能、消去
機能、書込み機能という基本動作の他にユーザが書込み
を簡単な動作で行えるように高機能の書込み機能が付加
されている（以下、へ機能と略す）。

このへ機能は、書込みを行う前に必ず行わなければなら
ない消去動作及び書込み後に通常行う確認読み出しが自
動的に行われるものである。すなわち、消去→書込み→
確認読み出しの３動作を自動的に連続して行う（一般に
この消去を自動消去機能、確認読み出しをベリファイ機
能と呼ぶ）。

このＡ機能を説明することで本例のＥＥＦＲＯＭの全動
作を説明できるので、以下第３図、第４図（Ａ機能のタ
イムチャート）に従って説明する。

第３図に示すように、本例のＥＥＰＲＯＭはデータ線電
圧設定部３００、ゲート線電圧設定部３０１、メモリー
セル部３０２、センスアンプ部３０３、出力データラッ
チ回路３０４から構成される。図から明らかなように４
ビツト構成となっており（人力データＤＯ〜Ｄ３、出力
００〜０３）、４ビツトは同様の動作をするので（もち
ろん、データによる違いはあるが）、基本的に第１〜第
３ビツトの説明は省略し、第Ｏビットに注目して説明す
る。

ユーザが書込みデータＤＯ−Ｄ３を供給して、ＡＤ倍信
号高レベルとすると、レベルシフタ３２０は■ＰＰ電位
（通常、２０Ｖ〜３０■）を出力し、選択用トランジス
タ３１６，３１９はオン状態となる。ＥＥＰＲＯＭは、
自動消去動作を開始し、Ｅ信号が高レベルとなってＮチ
ャンネル型トランジスタ３０８はオン状態となり、ゲー
ト線電圧設定部３０１はＶＰＰ電位を出力し、また、Ｐ
チャンネル型トランジスタ３１１はオン状態となって、
データ線電圧設定部３００は接地（ＧＮＤ）電位を出力
する。これの電位は、それぞれフローティングゲートゲ
ート型記憶用トランジスタ３１７に印加され、この印加
電圧により記憶用トランジスタ３１７のゲート・ソース
間に強電界が形成される。この強電界により、シリコン
表面と酸化膜とのエネルギー障壁以上に誘起された電子
が、トンネル酸化膜（ゲート酸化膜に電子注入のための
特に膜厚を薄くしたところ）を通して、フローティング
ゲートゲートに注入される。この電子注入には、一般に
２ｍｓ〜５ｍｓ程度必要とされ、Ｅ信号が低レベルにな
ると、フローティングゲートゲートにトラップされて保
持状態（消去された状態）となり消去が完了し、第Ｏ〜
第３ビットのメモリーがすべて消去されて書込み準備完
了となる。Ｅ信号が低レベルになった後、ＤＳ信号は一
定時間高レベルになってゲート線、データ線のディスチ
ャージが行われるく実質的にはゲート線のみである）。

次にＥＥＰＲＯＭは書込動作を開始し、Ｗ信号が高レベ
ルになり、ゲート線電圧設定部３０１はＧＮＤ電位を出
力し、データ線電圧設定部３００は供給されている書込
データＤＯ〜Ｄ３の“１”または“０″に対応してＶＰ
Ｐ電位またはＧＮＤ電位を出力する。これらの電位は、
それぞれ記憶用トランジスタ３１７に印加される。

仮に、ＤＯ＝“１″であったとすれば、記憶用トランジ
スタ３１７のゲート・ソース間に強電界が形成され（但
し、消去時とは方向が逆である）、フローティングゲー
トゲートに消去時にトラップされた電子のうちで、フロ
ーティングゲートゲートと酸化膜とのエネルギー障壁以
上に誘起された電子が、トンネル酸化膜を通してＧＮＤ
電極へ排除される（これは、逆にフローティングゲート
ゲートへの正孔注入とも考えることができる）。

この上孔注入も一般に２ｍｓ〜５ｍｓ程度必要とされ、
Ｗ信号が低レベルになると、フローティングゲートゲー
トにトラップされ保持状態（書込まれた状態）となる。

また仮に、ＤＯ＝“０″であったとすれば、記憶用トラ
ンジスタ３１７のゲート・ソース間は無電界となり消去
時にトラップされた電子は何の影響も受けない。こうし
て書込みが完了し、第Ｏ〜第３ビットのメモリーにＤＯ
〜Ｄ３のデータが記憶されたことになる。

Ｗ信号が低レベルとなった後、ＤＳ信号は一定時間高レ
ベルとなってゲート線、データ線のディスチャージが行
われる。

最後にＥＥＰＲＯＭはベリファイ動作を開始し、Ｒ信号
が高レベルとなってゲート線電圧設定部３０１は（抵抗
ｒｌ＋Ｐチャンネルトランジスタ３１３のオン抵抗）と
（抵抗ｒ２＋Ｎチャンネルトランジスタ３１４０オン抵
抗）との比によって決まる特性電圧ＶＳ（通常、０■〜
５Ｖ）を出力する。仮に、記憶用トランジスタ３１７が
書込まれた状態（正孔が注入された状態）であると、記
憶用トランジスタ３１７のしきい値電圧（以下、ＶＴ）
はトラップされている正孔により低くなっている（通常
、−２Ｖ〜−４Ｖ程度である）。従って、記憶用トラン
ジスタ３１７はオン状態となり、データ線はＧＮＤ電極
と接続される。

逆に、記憶用トランジスタ３１７が消去された状態（電
子が注入された状態）であると、記憶用トランジスタ３
１７のＶＴは、トラップされている電子により高くなっ
ている（通常、＋６Ｖ〜＋８Ｖ程度である）。

従って、記憶用トランジスタ３１７はオフ状態となり、
データ線はＧＮＤ電極と接続されない。

上記したデータ線の接地状態あるいは非接地状態はセン
スアンプ部３０３がデータ線に印加する■ＤＤ電圧によ
り、抵抗ｒ３に電流が流れる、あるいは流れないという
２状態に対応し、この状態の違いが電圧効果の有無とし
て検出され、それぞれ記憶データ“１”、　′０”とし
て出力される（通常、読み出し時間は数十ｎｓ〜数μｓ
程度である）。この出力データはＲ信号低レベルのタイ
ミング出力ラッチ回路３０４にラッチされ、読出しデー
タ００〜ｏ３となる。こうしてベリファイ動作は完了す
るが、ユーザはこの読み出しデータＯＯ〜０３の出力を
確認して書込みの正常終了を知ることができる。

以上、説明したようにへ機能の動作は終了するが、次に
具体的なデータを使ってＡ機能動作の例を説明する。

書込データＤＯ〜Ｄ３が“１”０”１ ““０”である場合、始めにＥＥＰＲＯＭの自動消去機
能により、メモリーセル部３０２の記憶用トランジスタ
（３１７を代表とする４トランジスタ）はすべて消去さ
れた状態となる（もしも、この状態で読出し動作を行っ
たとすると出力００〜０３にすべて１゛０”が出力され
る）。次に、ＥＥＰＲＯＭの書込動作により第０ビツト
と第２ピツトの記憶用トランジスタは書込まれた状態に
変化し、第１ビツトと第３ビツトの記憶用トランジスタ
は消去された状態が保持される。こうして書込動作が完
了し、次の確認読み出しにより出力００〜０３に期待値
“１１１，４“０゛′、　“ｉｌｌ、１“０”が出力さ
れる。

［発明が解決しようとする問題点コ 上述した従来のＥＥＦＲＯＭは電気的に書込みが可能で
あり且つ不揮発性であるという点を持つ反面、書換え回
数が増加すると記憶データの信頼性が低下するという欠
点がある。この主原因として、トンネル酸化膜のブレー
クダウン（データ保持能力の破壊）や電子の酸化膜中へ
のトラップアップ（ＶＴシフト量の低下）が上げられる
が、いずれも書換え回数が増加すると発生率が高くなる
。

具体的には、前述の電子注入及び正孔注入のための高電
界の印加回数が増加すると発生率が高くな表１は上記の
書換え動作に伴う高電界の印加の様子を書換え後の記憶
用トランジスタの状態に注目してまとめたものである。

図から明らかなように“消去された状態パに書き換える
ための動作は、消去のための高電界印加だけで終了する
のに対して（前述の自動消去による電子注入時に高電界
が印加される）、“書込まれた状態パに書き換えるた°
めの動作は、消去のための高電界印加＋書込みのための
高電界印加の合計２回の高電界印加を経る必要があり（
前述の自動消去による電子注入時に１回生書込みによる
正孔注入時に１回の計２回高電界が印加される）、印加
回数が増加し記憶データの信頼性が低下する欠点がある
。

前述の具体的なデータの例（書込データＤＯ〜Ｄ３が“
１”０”１″　　“０″である場合）から考えると、第
１．第３ビツトの記憶用トランジスタは消去動作時のみ
高電界が印加されるが、第０．第２ビツトの記憶用トラ
ンジスタは消去動作時、及び書込動作時、共に高電界が
印加されて、第１．第３ビツトの記憶用トランジスタに
対して高電界の印加回数が倍増しており、記憶データの
信頼性が低下する欠点がある。

また、従来のＥＥＰＲＯＭの他の欠点として書込時間（
プログラム時間とも呼ばれる）が非常に長いという欠点
がある。これは消去動作、書込動作の１動作に必要な時
間が長い上に、書込動作の前に必ず消去動作をしなけれ
ばならないことに起因している。いま、あるデータを書
き込もうとしたときに必要な書込時間は、一義的に、消
去動作時間十書込動作時間となる。これは表１からも明
かであるが、　′消去された状態”に書き換えるための
動作時間は、消去動作時間（電子注入する時間）十書込
動作時間（但し、正孔注入はしない）、′“書込まれた
状態″に書き換えるための動作時間は、消去動作時間（
電子注入時間）十書込動作時間（正孔注入時間）であり
、データによらず一義的である。通常、単独の消去動作
、書込動作にはそれぞれ２ｍｓ〜５ｍｓの時間が必要と
されるので、データの書込時間としては、２倍の時間４
ｍＳ〜１０ｍ５が必要であり、非常に長い時間を必要と
する欠点がある。

［発明の従来技術に対する相違点コ 上述した従来のＥＥＦＲＯＭに対して、本発明のＥＥＰ
ＲＯＭは“消去された状態′”に書き換える場合も、“
書込まれた状態″に書き換える場合も高電界の印加回数
は常に１回だけであり、しかも消去動作と、書込動作と
を同時に処理できるという相違点を有する。

［問題点を解決するための手段および作用コ本発明の要
旨は指定されたアドレスに指定されたデータを記憶可能
なメモリセルを有する電気的に消去及び書込み可能な不
揮発性メモリーにおいて、 指定したアドレスに指定したデータを記憶するために、
該指定したデータの論理値により該アドレスのうちで消
去された状態にする必要があるビットと書込まれた状態
にする必要があるビットとをそれぞれ選定する選定手段
と、該選定した消去された状態にする必要があるビット
への消去動作と上記選定した書込まれた状態にする必要
があるビットへの書込動作とを同時に処理するデータ設
定手段とを有し、指定したアドレスに記憶されたデータ
を読み出す読み出し手段を具備することである。

従って、選定手段がアクセスすべきビットを書込まれた
状態にすべきか、消去された状態にすべきかを決定し、
該決定に基づきデータ設定手段がそれぞれのビットを同
時に書込まれた状態または消去された状態にする。

［実施例コ 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例に係るＥＥＰＲＯＭのブロッ
ク図であり１アドレス、４ビツトのＥＥＰＲＯＭで、従
来例と同様フローティングゲートゲート型のＥＥＦＲＯ
Ｍである（アドレス、ビット数は説明を簡単にするため
に最小限としたが複数アドレスで考えることも当然可能
である）。

本実施例のＥＥＰＲＯＭは、データ線電圧設定部１００
、ゲート線電圧設定部１０１、メモリーセル部１０２、
センスアンプ部１０３、出力データラッチ回路１０４か
ら構成される。本実施例のＥＥＦＲＯＭは、消去動作と
書込動作がビット毎に同時に行われるために、ユーザが
データを記憶させる際にデータを消去するということと
、データを書き込むということとを区別して考える必要
がなく、従って基本機能として書込機能、読み出し機能
の２種類しか持っていない。また、従来例と同様に高機
能の書込機能が付加されているが、この高機能の書込機
能は、書込後に確認読み出しが自動的に行われるもので
ある（以下、８機能と略す）。この８機能の動作を説明
することで、本実施例のＥＥＦＲＯＭの全機能を説明で
きるので、以下、第１図、第２図（８機能のタイムチャ
ート）に従って説明する。但し、説明は従来例と同様の
理由から、基本的に第０ビツトに注目して説明し、第１
〜第３ビツトの説明は省略する。ユーザが、書込データ
ＤＯ−Ｄ３を供給して、ＡＤ倍信号高レベルとすると、
レベルシフタ１１９はＶＰＰ電位を出力し、選択用トラ
ンジスタ１１５，１１８はオン状態となる。ＥＥＰＲＯ
Ｍは、書込動作を開始しＷ信号が高レベルになり、デー
タ線電圧設定部１００は供給されている書込データＤＯ
〜Ｄ３の“１”または“０”に対応してＶＰＰ電位また
はＧＮＤ電位を出力する（ＤＯ＝”１°′であればＰチ
ャンネル型トランジスタ１０６がオン状態となり、ＤＯ
＝“０”であればＮチャンネル型トランジスタ１０７が
オン状態となるため）。これに対して、ゲート線電圧設
定部１０１は供給されている書込データＤＯ〜Ｄ３の４
１１　′ｔまたは０”′に対応して、データ線電圧設定
部とは逆の電位、ＧＮＤ電位またはＶＰＰ電位を出力す
る（ＤＯ＝“１”であればＮチャンネル型トランジスタ
１１１がオン状態となり、ＤＯ＝　’“０″であればＰ
チャンネル型トランジスタ１１０がオン状態となるため
）。これらの電位は、それぞれ記憶用トランジスタ１１
６に印加される。

仮に、ＤＯ＝“１″であったとすれば、記憶用トランジ
スタ１１６のゲート・ソース間に強電界が形成され（デ
ータ線ＶＰＰ電位、ゲート線ＧＮＤ電位による）、フロ
ーティングゲートゲートにトラップされた電子の内で、
フローティングゲートゲートと酸化膜とのエネルギー障
壁以上に誘起された電子が、トンネル酸化膜を通してＧ
ＮＤ電極へ排除される（正孔注入）。

逆にＤＯ＝“０″であったとすれば、記憶用トランジス
タ１１６のゲート・ソース間に強電界が形成され（デー
タ線ＧＮＤ電位、ゲート線ＶＰＰ電位による）、シリコ
ン表面と酸化膜とのエネルギー障壁以上に誘起された電
子が、トンネル酸化膜を通してフローティングゲートへ
注入される（電子注入）。これらのデータ線電位とゲー
ト線電位の設定は、書込データＤＯ〜Ｄ３に対応して各
ビット毎に行われ、正孔注入または電子注入が各ビット
毎に同時に行われる。正孔注入または電子注入には２ｍ
ｓ〜５ｍｓ程度の時間が必要である。

こうして書込みが完了し、第１〜第３ビツトのメモリー
にＤＯ〜Ｄ３のデータが記憶されたことになる。Ｗ信号
が低レベルとなった後、ＤＳ信号は一定時間高レベルと
なってゲート線、データ線のディスチャージが行われる
。

最後にＥＥＰＲＯＭはベリファイ動作を開始するが、こ
の動作は従来例と全く同様であり、説明を省略する。

ユーザはベリファイ動作による読み出しデータ００〜０
３の出力を確認して書込みの正常終了を知ることができ
る。

以上、説明したように３機能の動作は終了するが、次に
具体的なデータを使って３機能の動作を説明する。

書込データＤＯ−Ｄ３が“１”０”、“１′、“０”で
ある場合、ＥＥＰＲＯＭの書込動作により第０ビツトと
第２ビツトのデータ線電圧設定部はＶＰＰ電位、ゲート
線電圧設定部はＧＮＤ電位に設定され、記憶用トランジ
スタは書込まれた状態に変化する。これに対して、第１
ビツトと第３ビツトのデータ線電圧設定部はＧＮＤ電位
、ゲート線電圧設定部はＶＰＰ電位に設定され、記憶用
トランジスタは消去された状態に変化する。

こうして書込動作が完了し、次の確認読み出しにより出
力ＯＯ〜０３に期待値“１″　　　“０”、“１°”０
”が出力される。

［発明の効果コ 以上、説明したように本発明は、供給された書込データ
に対応して、ビット毎にデータ線電圧設定部の電位とゲ
ート線電圧設定部の電位とを設定し、ビット毎に正孔注
入（書込動作）または電子注入（消去動作）を行ってお
り、１書換え動作における書換え回数（高電界印加回数
）を減少できる効果がある。またこのビット毎の正孔注
入（書込動作）または電子注入（消去動作）は同時に行
われ、書込時間の短縮に非常に効果がある。

表２は上記の書換え動作に伴う高電界の印加の様子を書
き換え後の記憶用トランジスタの状態に注目してまとめ
たものである。従来例で示した表１と比較しても明らか
なように″消去された状態′”に書き換えるための動作
は、消去のための高電界印加だけで終了し、“書込まれ
た状態″に書き換えるための動作も、書込みのための高
電界印加だけで終了しており、１動作で目的の状態に書
き換えることが可能となっている。

また、書込時間に関しても明かであるが、　“消去され
た状態″に書き換えるための動作時間は、消去動作時間
（電子注入する時間）だけであり゛書込まれた状態″に
書き換えるための動作時間は、書込動作時間（正孔注入
時間）であり、従来例に比べて半減している。

上述したように本発明は、Ｉｇ換え動作における書換え
動作を減少させることにより、書換え回数が増加すると
高発生率となるトンネル酸化膜のブレークダウンや電子
の酸化膜中へのトラップアップを抑え、記憶データの信
頼性を上げる効果がある。これは現在のＥＥＦＲＯＭで
一般に行われている書換え回数の保証（例えば、書換え
回数１万回、記憶データの保持年数１０年、不良率１％
以下等がある）を向上させ、より信頼性の高いＥＥＰＲ
ＯＭを提供できる効果がある。しかも書換えに要する時
間は従来のＥＥＰＲＯＭのほぼ半分であり、高速のＥＥ
ＰＲＯＭを提供できる効果があるく唯一の欠点は、ゲー
ト線電圧設定部を各ビット毎に設けなければならず回路
構成が大きくなるが、上記効果を重視する用途に使用す
るのであれば容認できるであろう）。

表１ Ｅｒａｓｅ：消去動作（高電界印加）く所要時間：消去
時間〉 Ｗｒｉｔｅ：書込動作（高電界印加）く所要時間：書込
時間〉 Ｎｏｐ　　：動作無しく印加無し）　く所要時間：書込
時間〉 表２ １０２．３０２・・・・・・メモリーセル部、１０３．
３０３・・・・・・センスアンプ部、１０４．３０４・
・・・・・出力ラッチ回路、Ｅｒａｓｅ：消去動作（高
電界印加）〈所要時間：消去時間〉 Ｗｒｉｔｅｒ書込動作（高電界印加）く所要時間：書込
時間〉

【図面の簡単な説明】 第１図は本発明の一実施例を示す回路図、第２図は一実
施例の高機能書込動作のタイムチャート図、第、３図は
従来のＥＥＦＲＯＭを示す回路図、第４図は従来のＥＥ
ＦＲＯＭの高機能書込動作のタイムチャート図である。 １００．３００・・・・・・データ線電圧設定部、１０
１．３０１・・・・・・ゲート線電圧設定部、１０５、
　１０９．　１１９゜ ３０５．３１０，３２０φ・・・レベルシフタ、１１５
．１１８゜ ３１６．３１０・・・・選択用トランジスタ、１１６．
３１７・・・・フローティングゲ−１・型記憶用トラン
ジスタ、 １０６、　１１０．　１１２゜ １２０、　３０６．　３１１゜ ３１３．３２１・・・・・Ｐチャンネル型トランジスタ
、 １０７、　１０８．　１１１゜ １１３、　１１４．　１１７゜ １２２．１２３・・・・・Ｎチャンネル型トランジスタ
、 １１２．３２２・・・・・センスアンプ、Ｒ１，Ｒ２，
Ｒ３・・・・抵抗、 ＤＯ，ＤＩ。 Ｄ２．Ｄ３・・・・・・・入力データ、ＡＤ争 　ｎ ＤＳ　　φ ・アドレス信号、 ・ライト信号、 ・リード信号、 ・ディスチャージ信号、 ｏ−３ ００，０１゜ ０２．０３・・争・・・・出力データ。 第２図 事ンタ用ＥＥＰＲＯ醐のＡ不焼２醍つタイムセード特許
出願人　　日本電気株式会社 代理人　弁理士　　桑　井　清　−

Claims (1)

1. 【特許請求の範囲】 指定されたアドレスに指定されたデータを記憶可能なメ
   モリセルを有する電気的に消去及び書込み可能な不揮発
   性メモリーにおいて、 指定したアドレスに指定したデータを記憶するために、
   該指定したデータの論理値により該アドレスのうちで消
   去された状態にする必要があるビットと書込まれた状態
   にする必要があるビットとをそれぞれ選定する選定手段
   と、該選定した消去された状態にする必要があるビット
   への消去動作と上記選定した書込まれた状態にする必要
   があるビットへの書込み動作とを同時に処理するデータ
   設定手段とを有し、指定したアドレスに記憶されたデー
   タを読み出す読み出し手段を具備することを特徴とする
   電気的に消去及び書込み可能な不揮発性メモリー。