JPH02226731A

JPH02226731A - 薄膜トランジスタの作製方法

Info

Publication number: JPH02226731A
Application number: JP4773689A
Authority: JP
Inventors: Akio Osabe; 長部　明生; Toshiji Hamaya; 敏次浜谷
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1989-02-28
Filing date: 1989-02-28
Publication date: 1990-09-10
Anticipated expiration: 2014-05-24
Also published as: JP2893454B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】ｒ従来の技術１薄膜トランジスタ（以下ＴＰＴともいう）を作製する際
、従来はＮ又はＰ型の非単結晶半導体薄膜のパターニン
グにおいて、さらには、高抵抗（■型）の非単結晶半導
体薄膜、ゲート絶縁膜のパターニングの際、薄膜トラン
ジスタ１ケずつの大きさ、形状にパターニングを行って
いた。しかしながら、薄膜トランジスタは非常に小さい
素子であるため（デイスプレィ等においては小さくなけ
ればいけない）、位置合わせが非常に困難で、さらにマ
スクも厳しい精度が要求され、そのため歩留りの低下が
生じていた。

従来の薄膜トランジスタ（代表としてスタガード型）の
作製方法の１例を第１図（ａ）〜（ｄ）を用いて示す。

画素電極としてＩＴＯ電極（１１）を有する基板（１２
）上に、モリブデン薄膜を成膜してパターニングを行う
ことにより、ソース、ドルイン電極（１３）、（１４）
を作製する。（第１図（ａ））そしてプラズマＣＶＤ法
を用いてＮ型の導電性を有する半導体層を成膜した後、
フォトリソグラフィー法を用いてＮ型の導電性を有する
半導体層をソース、ドレイン領域（１５）、（１６）に
分離する。（第１図（ｂ））次に、高抵抗（Ｉ型）の非単結晶半導体層（１７）、ゲ
ート絶縁膜（１８）を形成する。（第１図（Ｃ））最後に、ゲート電極（１９）を作製して、薄膜トランジ
スタが完成する。（第１図（ｄ））また、薄膜トランジ
スタの応答速度は次式で与えられる。

Ｓ＝μ・Ｖ／Ｉ、” ここでＬはチャネル長、μはキャリアの移動度■はゲー
ト電圧。

薄膜トランジスタに用いられる非単結晶半導体層は半導
体層中に多量の結晶粒界等を含んでおりこれらが原因で
単結晶の半導体と比較してキャリアの移動度が非常に小
さく、上式から判るようにトランジスタの応答速度が非
常に遅いという問題が発生していた。特にアモルファス
シリコン半導体を用いた時、その移動度は概ね０．１〜
１（ｃｍ”／Ｖ−Ｓｅｃ）程度で、はとんど薄膜トラン
ジスタとして動作しないものであった。

この問題を解決するためには２乗で影響するチャネル長
を短くすることが最も効果的である。

しかしながら、大面積基板上に素子を形成する場合、フ
ォトリソグラフィー技術を用いてソースドレインの間隔
（ほぼチャネル長に相当する）を１０μｍ以下にするこ
とは、その加工精度、歩留り生産コスト等の面から明ら
かに困難であり、フォトリソグラフィー技術を使用せず
にチャネル長を短くすることが求められている。

その１つの答えとして、第３図に示すように纒チャネル
構造のＴＦＴが提案されている。これは基板上にソース
（３０）　、活性領域（３１）、ドレイン（３２）より
なる非単結晶半導体層を積層した後、ゲート絶縁膜（３
３）を形成し、その上にゲート電極（３４）を有するも
のである。

この構造の場合、そのチャネル長はほぼ活性領域（３１
）の厚みに対応し、活性領域の厚みを調節することによ
り容易にチャネル長を可変できるものであった。

しかしながら、この構造のＴＰＴは非単結晶半導体層を
複数層積層するので、ソースドレイン間の電流が流れる
方向に多数の界面を有していることになり、良好なＴＰ
Ｔ特性が得られない。また、電流の流れる方向の断面積
が大きいのでオフ電流が増大するという問題が発生し、
縦型ＴＰＴは本質的な問題解決とはなっていない。

「発明の構成１上記問題点を解決するため、本発明は少なくとも作製工
程の途中までは、少なくともＮ又はＰ型の導電性を有す
る非単結晶半導体層が、薄膜トランジスタ２ヶ分を一体
としてパターニングされ、前記薄膜トランジスタ２ヶ分
の非単結晶半導体層は、レーザー光によって各々の部分
に切断されることを特徴とする。ここで「少なくともＮ
又はＰ型の導電性を有する非単結晶半導体層」とは、Ｎ
又はＰ型の導電性を有する非単結晶半導体層、ソース・
ドレイン電極、高抵抗の非単結晶半導体層（１層）、ゲ
ート絶縁膜、ゲート電極のうちの、少なくともＮ又はＰ
型の導電性を有する非単結晶半導体層ということを意味
し、上記５要素のうちの各々の要素、或いはそれらの組
合せを含む。

さらに、本発明においては、ソース、ドレイン領域をレ
ーザー光を用いて分離するために、ソース、ドレイン間
（ほぼチャネル長に相当する）を短くすることができ、
それにより応答速度の大きい薄膜トランジスタを作製す
ることができる。

また本発明においては、先にレーザー光によって工程途
中の２ケの薄膜トランジスタの切断を行ってからＮ又は
Ｐ型の導電性を有する非単結晶半導体層、ソース・ドレ
イン電極、１層、ゲート絶縁膜、ゲート電極の各々、或
いはこれらの組み合わせを薄膜トランジスタ２ヶ分を一
体としてパターニングを行っても良い、なぜなら、この
場合レーザー光による切断を行ったことで、切断部分の
薄膜は存在しないから、結局薄膜トランジスタ２ヶ分に
パターニングすれば良いからである。

本発明を用いることにより、薄膜トランジスタ作製の際
のＮ又はＰ型の導電性を有する非単結晶半導体薄膜のパ
ターニング時の位置合わせか、従来と比較して倍の精度
で良くなり、さらにマスクの精度もゆるくなるため、歩
留りが大幅に上昇するものである。

さらに、ソース・ドレイン電極、１層、ゲート絶縁膜、
ゲート電極までも薄膜トランジスタ２ヶ分を一体として
パターニングを行えば、これらの位置合わせも概ね倍の
精度で良くなり、これらのマスクの精度もゆるくなるた
め、歩留りがさらに上昇するものである。

以下に、実施例を用いて本発明の詳細な説明する。従来
例と比較することにより、本発明が理解しやすいものと
思われる。

ｒ実施例１１本実施例においては、液晶デイスプレィに用いるための
、スタガード型の薄膜トランジスタの作製方法について
、第２図（ａ）〜（ｆ）を用いて示す。

画素電極としてＩＴＯ電極（２１）を有する基板（２２
）上に、モリブデン薄膜を公知のスパッタ法により成膜
してパターニングを行うことにより、電極（１）を作製
する。（第２図（ａ））そして、公知のプラズマＣＶＤ
法を用いてＮ型の導電性を有する非単結晶半導体層（非
単結晶珪素膜）を成膜する。この時の成膜条件は以下の
通りである。

基板温度　　　　　　　　２５０°Ｃ反応圧力　　　　　　　　０．０５ＴｏｒｒＲｆパワー
（１３，５６ＭＨｚ）　　　　１５０　Ｗ使用ガス　　
　　　　　　　５ｉＨａ十ＰＨｓ膜厚　　　　　　　　
　　２０００人そして、エキシマレーザ−光を用いてＮ型の導電性を有
する非単結晶半導体層と、先に成膜した電極をソース、
ドレイン領域（２５）、（２６）とソース、ドレイン電
極（２３）、（２４）に切断する。

ここでは、まだ隣り合う２つのソース領域（２５）が連
結している。（第２図（ｂ））なお、本工程でのレーザーの照射条件は、パワー密度１
．５Ｊ／ｃｍ’、パルス巾１５　ｐ　ｓｅｃで、５パル
ス照射とした。この照射条件は被加工物によって異なり
、本実施例の場合は予備実験を行って前述の条件を出し
てその条件を用いた。

また、普通レーザー光は中心部が強く、端のほうは弱く
なっていて、強度においてガウス分布を呈する。従って
、この光の状態のまま照射すると光の中心部のみの切断
しか行われないので、本実施例においては、光学系を用
いて光の強度を均一にして照射を行った。

次に、高抵抗（夏型）の非単結晶半導体層（２７）、さ
らにゲート絶縁膜（２日）を成膜した後、エキシマレー
ザ−光を用いてソース領域を分離する（第２図（Ｃ））
。

なお、本工程における夏型の非単結晶半導体層（２７）
の成膜条件は、Ｎ型の導電性を存する非単結晶半導体層
とほぼ同じであるが、使用ガスとして、５ｔＯ４のみを
用い、膜厚は６０００人とした。

そして、Ｎ型非単結晶半導体層、夏型非単結晶半導体層
（２７）　、ゲート絶縁膜（２８）をパターニングして
、ゲート電極（２９）を作製し、薄膜トランジスタが完
成する（第２図（ｄ））。

本実施例においては、ゲート絶縁膜を成膜した後に、レ
ーザー光を照射してソース領域を分離した。しかし、レ
ーザー光を照射した後にゲート絶縁膜を成膜し°ても良
い。この場合、第２図（ｄ）において、２つの薄膜トラ
ンジスタの間の部分に絶縁膜が残るが、薄膜トランジス
タの性能の点では全く同等である。

また、本実施例においては、ソース、ドレイン領域の作
製のためにレーザー光を用いてＮ型半導体層を分離し、
さらに連結したソース領域をレーザー光を用いて切断し
た。つまりレーザー光を用いることによってソース、ド
レイン間隔（ほぼチャネル長に対応する）を短くするこ
とができた。

従ってアモルファスシリコンを■型半導体として用いた
場合に、アモルファスシリコンの非常に小さいキャリア
移動度を補って、薄膜トランジスタの応答速度を増大さ
せることができる。そのうえ、デイスプレィにおいては
開口率を上昇させるために画素間はなるべ（狭いほうが
好ましいとされているが、本実施例のように、連結した
ソース領域をレーザー光を用いて切断したために、切断
部分を非常に狭くすることができ、画素間に２つの薄膜
トランジスタを設けるためには非常に効果的である。

また本実施例においては、ゲート電極を形成する前にレ
ーザー光を照射してソース領域の分離を行ったが、ゲー
ト電極作製後にレーザー光を照射してソース領域を分離
することも可能である。この場合断面図としては、第２
図（ｅ）のようになり、平面図としては第２図（ｆ）の
ようになる。

この時にはレーザー光照射の際、ゲート電極の共通配線
を切断しないように注意する必要があるが、ゲート電極
も薄膜トランジスタ２ヶ分を一体としてパターニングす
れば良いという利点がある。

ここで、第２図（ｆ）は電極部のみを示す。

を実施例２１本実施例においては、液晶デイスプレィに用いるための
、コプレナー型の薄膜トランジスタの作製方法について
、第４図（ａ）〜（ｄ）を用いて示す。

画素電橋としてＩＴＯ電極（４１）を有する基板（４２
）上に、高抵抗（Ｉ型）の非単結晶半導体層（非単結晶
珪素膜）（４７）、Ｎ型の導電性を有する非単結晶半導
体層（５０）をプラズマＣＶＤ法で成膜した後、エツチ
ングを行う。（第４図（ａその後、エキシマレーザ−光
を用いてＮ型の導電性を有する半導体層をソース、ドレ
イン領域（４５）、（４６）に切断し、そして、モリブ
デン薄膜を成膜、パターニングしてソース、ドレイン電
極（４３）、（４４）を作製する。この切断の際には、
■型の半導体層を切断しないように注意する必要がある
。ここでは、まだ隣り合う２つのソース領域（４５）が
連結している。（第４図（ｂ））そしてゲート絶縁膜と
して窒化珪素膜（４８）を成膜、パターニングを行う、
（第４図（Ｃ））次に、エキシマレーザ−を用い了ソー
ス領域を分離した後、モリブデンｆｉｌｌを成膜、パタ
ーニングして、ゲート電極（４９）を作製し、コプレナ
ー型の薄膜トランジスタが完成する。（第４図（ｄ））本実施例においては、実施例１と同様にゲート絶縁膜作
製前にレーザー光照射によって、ソース領域を分離する
こともできるし、またゲート電極作製後に分離すること
も可能である。

本実施例においては、本発明を用いたコプレナー型の薄
膜トランジスタの作製方法について示したが、本実施例
においても実施例１と同様な効果が得られるのは明らか
である。さらに、作製する薄膜トランジスタが逆スタガ
ード型、逆コプレナー型の場合にも実施例１、本実施例
を参考にすることにより、本発明が適用可能なことは明
らかである。

ｒ効果１以上述べたように本発明を用いることにより、低抵抗非
単結晶半導体層のパターニング時の歩留りが上昇し、さ
らには、高抵抗非単結晶半導体層、ソース・ドレイン電
極、ゲート絶縁膜、ゲート電極のパターニングについて
も同様に歩留りを上昇させることが可能である。

また本明細書における実施例では、Ｎ型の導電性を有す
る非単結晶半導体層を用いた場合の薄膜トランジスタの
作製方法についてのみを示したが、Ｐ型の非単結晶半導
体層を用いた場合でも本発明を有効に用いることができ
ることは明らかである。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は従来のスタガード型薄膜トラン
ジスタの作製工程を示す。第２図（ａ）　〜（ｆ）、第４図（ａ）　〜（ｄ）は、
Ｉオ雲キ本発明による薄膜トランジスタの作製工程を示
す。第３図は従来の縦型薄膜トランジスタを示す。１・・・・・・・電極２１．４１・・・・・夏ＴＯ電極２２．４２・・・・・基板２３．４３．２４．４４・・・ソース、ドレイン電極２
５．４５．２６．４６・・・ソース、ドレイン領域２７
．４７・・・・・高抵抗非単結晶半導体層２８．４８・
・・・・ゲート絶縁膜２９．４９・・・・・ゲート電極５０・・・・・・・Ｎ型の導電性を有する非単結晶半導
体層

Claims

【特許請求の範囲】１、薄膜トランジスタの作製方法であって、少なくとも
作製工程の途中までは、少なくともソース、ドレイン領
域を形成するＮ又はＰ型の導電性を有する非単結晶半導
体層が、薄膜トランジスタ２ケ分を一体としてパターニ
ングされ、前記薄膜トランジスタ２ケ分の非単結晶半導
体層はレーザー光によって各々の部分に切断されること
を特徴とする薄膜トランジスタの作製方法。２、特許請求の範囲第１項において、ほぼ薄膜トランジ
スタ２ケ分を一体としてパターニングされる部分が、Ｎ
又はＰ型の導電性を有する非単結晶半導体層、ソース・
ドレイン電極、高抵抗の非単結晶半導体層、ゲート絶縁
膜、さらにゲート電極であることを特徴とする薄膜トラ
ンジスタの作製方法。３、特許請求の範囲第１項において、Ｎ又はＰ型の非単
結晶半導体層をソース領域、ドレイン領域に分離するた
めにレーザー光を用いることを特徴とする薄膜トランジ
スタの作製方法。