JPH02226772A - 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 - Google Patents
切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法Info
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- JPH02226772A JPH02226772A JP4529289A JP4529289A JPH02226772A JP H02226772 A JPH02226772 A JP H02226772A JP 4529289 A JP4529289 A JP 4529289A JP 4529289 A JP4529289 A JP 4529289A JP H02226772 A JPH02226772 A JP H02226772A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高速スイッチングが行なえ、高速、低消費電力
の集積回路に応用できる切り込み型絶縁ゲート静電誘導
トランジスタの改良された構造及びその製造方法に関す
る。
の集積回路に応用できる切り込み型絶縁ゲート静電誘導
トランジスタの改良された構造及びその製造方法に関す
る。
（従来の技術）
従来から、高周波増幅器や集積回路に絶縁ゲート型電界
効果トランジスタが用いられているが、電流路が半導体
・絶縁膜界面近傍に限られるため、駆動能力が小さいと
いう欠点を有していた。このような絶縁ゲート型電界効
果トランジスタの欠点を克服し高速化を図る手段として
、現在、短チヤネル化が積極的に進められているが十分
とはいえない。したがって、本願発明者の一人から、高
速スイッチング素子や、高速・低消費電力集積回路用の
素子として優れた性能を発揮する、絶縁ゲート型静電誘
導トランジスタ（例えば、特願昭５２−１７５６号）や
、切り込み型絶縁ゲート静［誘導トランジスタ（例えば
、特願昭５２−１３７０７号）が提案されている。
効果トランジスタが用いられているが、電流路が半導体
・絶縁膜界面近傍に限られるため、駆動能力が小さいと
いう欠点を有していた。このような絶縁ゲート型電界効
果トランジスタの欠点を克服し高速化を図る手段として
、現在、短チヤネル化が積極的に進められているが十分
とはいえない。したがって、本願発明者の一人から、高
速スイッチング素子や、高速・低消費電力集積回路用の
素子として優れた性能を発揮する、絶縁ゲート型静電誘
導トランジスタ（例えば、特願昭５２−１７５６号）や
、切り込み型絶縁ゲート静［誘導トランジスタ（例えば
、特願昭５２−１３７０７号）が提案されている。
絶縁ゲート型静電誘導トランジスタはドレイン電界の効
果がソースにまで及ぶよ゛うに設計され、半導体・絶縁
膜界面近傍のみならず基板中をも電流が流れるために、
不飽和型電流電圧特性を有し、駆動能力が７大きいなど
の特徴を持つ。特に、切り込み型絶縁ゲート静電誘導ト
ランジスタはチャネルが半導体基板の深さ方向に形成さ
れるために、チャネル長やゲート長の制御性が良く、短
チヤネル化に適している。
果がソースにまで及ぶよ゛うに設計され、半導体・絶縁
膜界面近傍のみならず基板中をも電流が流れるために、
不飽和型電流電圧特性を有し、駆動能力が７大きいなど
の特徴を持つ。特に、切り込み型絶縁ゲート静電誘導ト
ランジスタはチャネルが半導体基板の深さ方向に形成さ
れるために、チャネル長やゲート長の制御性が良く、短
チヤネル化に適している。
この切り込み型絶縁ゲート静電誘導トランジスタの従来
の構造を第４図を参照して説明する。チャネルとなる高
抵抗のシリコン基板４０の一主表面にＵ字型の溝４０′
が設けられ、その溝４０′の側壁には薄いゲート絶縁＠
４１を介して多結晶シリコンのゲート電極４２が形成さ
れている。Ｕ字型の溝４０′の上部と底部に接する領域
４４が例えばｎ型で高不純物密度のドレイン領域及びソ
ース領域である。勿論、底部をドレインとして用いても
、ソースとして用いてもかまわない。チャネルの導電型
はｎ型でもｐ型でもかまわないが、少なくとも動作状態
の一部においてドレイン−ソース間が完全に空乏化すべ
くその不純物密度が決定されている。このような動作状
態に於いては、ソース前面のチャネル中に電位障壁が形
成され、この電位障壁の高さによってキャリアの量が制
御されるので、ドレイン電流はゲート電圧のみならずド
レイン電圧に対しても指数関数的に変化する。
の構造を第４図を参照して説明する。チャネルとなる高
抵抗のシリコン基板４０の一主表面にＵ字型の溝４０′
が設けられ、その溝４０′の側壁には薄いゲート絶縁＠
４１を介して多結晶シリコンのゲート電極４２が形成さ
れている。Ｕ字型の溝４０′の上部と底部に接する領域
４４が例えばｎ型で高不純物密度のドレイン領域及びソ
ース領域である。勿論、底部をドレインとして用いても
、ソースとして用いてもかまわない。チャネルの導電型
はｎ型でもｐ型でもかまわないが、少なくとも動作状態
の一部においてドレイン−ソース間が完全に空乏化すべ
くその不純物密度が決定されている。このような動作状
態に於いては、ソース前面のチャネル中に電位障壁が形
成され、この電位障壁の高さによってキャリアの量が制
御されるので、ドレイン電流はゲート電圧のみならずド
レイン電圧に対しても指数関数的に変化する。
この電位障壁は必ずしもシリコン基板とゲート絶縁膜の
界面に形成する必要はなく、シリコン基板内部に形成す
れば良いから大きな駆動能力を得ることができる。
界面に形成する必要はなく、シリコン基板内部に形成す
れば良いから大きな駆動能力を得ることができる。
（発明が解決しようとする課題）
しかしながら、前述の切り込み型絶縁ゲート静電誘導ト
ランジスタの構造においては、Ｕ字型の溝に対して自己
整合的にゲート電極を形成するために、ゲート電極の材
料として多結晶シリコンを用いていた。従って、ゲート
直列抵抗が大きくなり、これと入力容量との時定数のた
めにスイッチング速度が制限されるという欠点を有して
いた。
ランジスタの構造においては、Ｕ字型の溝に対して自己
整合的にゲート電極を形成するために、ゲート電極の材
料として多結晶シリコンを用いていた。従って、ゲート
直列抵抗が大きくなり、これと入力容量との時定数のた
めにスイッチング速度が制限されるという欠点を有して
いた。
本発明の目的は、自己整合性を犠牲にすることなくゲー
ト直列抵抗を小さい切り込み型絶縁ゲート静電誘導トラ
ンジスタ及びその製造方法を提供し、高速化を図ること
にある。
ト直列抵抗を小さい切り込み型絶縁ゲート静電誘導トラ
ンジスタ及びその製造方法を提供し、高速化を図ること
にある。
（課題を解決するための手段と作用）
そのために本発明においては、ゲート電極の多結晶シリ
コンの側面の少なくとも一部に自己整合的に高融点金属
もしくは高融点金属シリサイドによる低抵抗電極を形成
したもので、これによりゲート直列抵抗を改善してスイ
ッチング時間を小さくできる。
コンの側面の少なくとも一部に自己整合的に高融点金属
もしくは高融点金属シリサイドによる低抵抗電極を形成
したもので、これによりゲート直列抵抗を改善してスイ
ッチング時間を小さくできる。
（実施例）
以下図面を参照して本発明の実施例を詳細に説明する。
第１図は本発明の切り込み型絶縁ゲート静電誘導トラン
ジスタの一実施例の断面構造である。チャネルとなる高
抵抗のシリコン基板１０の一主表面にＵ字型の溝１０′
が設けられ、その溝１０′の側壁には例えば酸化膜等の
薄いゲート絶縁膜１１を介して制御電極である多結晶シ
リコンのゲート電極１２が形成されている。さらに多結
晶シリコンのゲート電極１２の側壁の少なくとも一部に
は高融点金属もしくは高融点金属シリサイドから成る低
抵抗電極１３が形成されている。前記主表面並びに前記
Ｕ字型の溝１０′の底部に接する領域１４にはそれぞれ
主電極である例えばｎ型で高不純物密度のドレイン領域
及びソース領域が設けられる。勿論、底部をドレインと
して用いてもソースとして用いてもかまわない。チャネ
ルの導７１ｔ型はＰ型でもＮ型でもかまわないが、少な
くとも動作状態の一部においてチャネルが確実に空乏化
すべくその不純物密度が決定されている。多結晶シリコ
ンのゲート電極１２の存在によりトランジスタのしきい
値電圧には変化はないが、低抵抗電極１３の存在によっ
て紙面垂直方向に当たるゲート直列抵抗を大幅に低減で
きる。
ジスタの一実施例の断面構造である。チャネルとなる高
抵抗のシリコン基板１０の一主表面にＵ字型の溝１０′
が設けられ、その溝１０′の側壁には例えば酸化膜等の
薄いゲート絶縁膜１１を介して制御電極である多結晶シ
リコンのゲート電極１２が形成されている。さらに多結
晶シリコンのゲート電極１２の側壁の少なくとも一部に
は高融点金属もしくは高融点金属シリサイドから成る低
抵抗電極１３が形成されている。前記主表面並びに前記
Ｕ字型の溝１０′の底部に接する領域１４にはそれぞれ
主電極である例えばｎ型で高不純物密度のドレイン領域
及びソース領域が設けられる。勿論、底部をドレインと
して用いてもソースとして用いてもかまわない。チャネ
ルの導７１ｔ型はＰ型でもＮ型でもかまわないが、少な
くとも動作状態の一部においてチャネルが確実に空乏化
すべくその不純物密度が決定されている。多結晶シリコ
ンのゲート電極１２の存在によりトランジスタのしきい
値電圧には変化はないが、低抵抗電極１３の存在によっ
て紙面垂直方向に当たるゲート直列抵抗を大幅に低減で
きる。
第２図は第１図に示した本発明の切り込み型絶縁ゲート
静電誘導トランジスタの一実施例の製造工程を示す。
静電誘導トランジスタの一実施例の製造工程を示す。
第２図（ａ）：まず、高抵抗のシリコン基板２０の一主
表面に、異方性プラズマエツチング によりＵ字型の溝２０′を形成した後、薄いゲート酸化
膜２１を成長させる。
表面に、異方性プラズマエツチング によりＵ字型の溝２０′を形成した後、薄いゲート酸化
膜２１を成長させる。
シリコン基板２０は通常１０１１ｃ１１−８〜１０１１
０１４ｃＩ程度の不純物密度を有する（１００）基板が
用いられる。基板表 面近傍のチャネルとなる部分には １０ ｃｍ 〜１０１７ｃｍ−３程度の不純物をド
ーピングしても良く、通常の動作 状態の少なくとも一部においてチャネ ルが空乏化するように設定される。Ｕ 字型の溝２０′の深さは０．１μ−〜１μ１μ度で、例
えばＰＣｆＩ３を用いた異方性プラズマエツチング等で
形成で きる。薄いゲート酸化膜２１は５ｎ會〜１００ｎｓ程度
が用いられる。
０１４ｃＩ程度の不純物密度を有する（１００）基板が
用いられる。基板表 面近傍のチャネルとなる部分には １０ ｃｍ 〜１０１７ｃｍ−３程度の不純物をド
ーピングしても良く、通常の動作 状態の少なくとも一部においてチャネ ルが空乏化するように設定される。Ｕ 字型の溝２０′の深さは０．１μ−〜１μ１μ度で、例
えばＰＣｆＩ３を用いた異方性プラズマエツチング等で
形成で きる。薄いゲート酸化膜２１は５ｎ會〜１００ｎｓ程度
が用いられる。
第２図（ｂ）二次にＣＶＤ法により多結晶シリコン膜２
２を堆積し、さらに高融点金属膜 ２３を堆積する。多結晶シリコンの膜 厚は０．１μ−〜０．５ μｍ程度で、Ｓ ｔ Ｈ４
／Ｈ２ＣＶＤ法ナトニよッテ堆積することができるし、
ＰＨ３ある いはＢ２Ｈ６によって同時にドーピン グする事もできる。高融点金属膜２３ としては、モリブデン（Ｍｏ） 、タングステン（Ｗ）
、チタン（Ｔｉ）、タ ンタル（Ｔａ）等が適しており、０．［１５μ−〜０．
５μ層程度形成される。これらの材料はＣＶＤ法に限ら
ず、スパッ タ法や蒸着法等でも形成できるが、Ｕ 字型の溝の被覆性を考えるとＣＶＤ 法を用いるのが最も適当である。例 えばＷＦ６／Ｈ２ＣＶＤ法ヤＷ Ｆ ｅ ／５ｉＨ４Ｃ
ＶＤ法等によって行なうこ とができる。
２を堆積し、さらに高融点金属膜 ２３を堆積する。多結晶シリコンの膜 厚は０．１μ−〜０．５ μｍ程度で、Ｓ ｔ Ｈ４
／Ｈ２ＣＶＤ法ナトニよッテ堆積することができるし、
ＰＨ３ある いはＢ２Ｈ６によって同時にドーピン グする事もできる。高融点金属膜２３ としては、モリブデン（Ｍｏ） 、タングステン（Ｗ）
、チタン（Ｔｉ）、タ ンタル（Ｔａ）等が適しており、０．［１５μ−〜０．
５μ層程度形成される。これらの材料はＣＶＤ法に限ら
ず、スパッ タ法や蒸着法等でも形成できるが、Ｕ 字型の溝の被覆性を考えるとＣＶＤ 法を用いるのが最も適当である。例 えばＷＦ６／Ｈ２ＣＶＤ法ヤＷ Ｆ ｅ ／５ｉＨ４Ｃ
ＶＤ法等によって行なうこ とができる。
第２図（Ｃ）二二の高融点金属膜２３と多結晶シリコン
膜２２を異方性プラズマエツチング により連続してエツチングし、Ｕ字型 溝２０′の側壁にのみ高融点金属膜 ２３と多結晶シリコン膜２２の２層膜 を残す。また、ランプアニール法など によって高融点金属膜２３をシリサイ ド化することも有効である。特にチタ ンはシリサイド化した方が抵抗を下げ ることができる。
膜２２を異方性プラズマエツチング により連続してエツチングし、Ｕ字型 溝２０′の側壁にのみ高融点金属膜 ２３と多結晶シリコン膜２２の２層膜 を残す。また、ランプアニール法など によって高融点金属膜２３をシリサイ ド化することも有効である。特にチタ ンはシリサイド化した方が抵抗を下げ ることができる。
第２図（ｄ）：ソース並びにドレイン２４は１０１８Ｃ
ａ１〜１１０２１ａ程度の不純物密度を有し、拡散法あ
るいはイオン注入法等で形成 される。
ａ１〜１１０２１ａ程度の不純物密度を有し、拡散法あ
るいはイオン注入法等で形成 される。
このように、多結晶シリコン膜と高融点金属膜の異方性
エツチングを行なうことにより、Ｕ字型溝に対して自己
整合的に低抵抗のゲート電極を形成できる。
エツチングを行なうことにより、Ｕ字型溝に対して自己
整合的に低抵抗のゲート電極を形成できる。
また第２図（ｂ’）、 （ｃ’）には本発明の切り込み
型絶縁ゲート静電誘導トランジスタの他の実施例の製造
工程を示す。第２図（ａ）及び（ｄ）は同じ工程をとる
。
型絶縁ゲート静電誘導トランジスタの他の実施例の製造
工程を示す。第２図（ａ）及び（ｄ）は同じ工程をとる
。
第２図（ｂ’）：多結晶シリコン膜２２を堆積し、異方
性プラズマエツチングによってＵ字 型溝の側壁にのみ残す。
性プラズマエツチングによってＵ字 型溝の側壁にのみ残す。
第２図（ｃ’）二高融点金属膜２３を選択ＣＶＤ法によ
って多結晶シリコン上にのみ選択的 に堆積させる。このような選択成長 はＷ Ｆ ｅ ／ Ｓ ｉＨ４ＣＶ Ｄ法等ニヨッて行
なうことができる。勿論、第２図 （Ｃ）の場合と同様に高融点金属２３をシリサイド化す
ることも有効である。
って多結晶シリコン上にのみ選択的 に堆積させる。このような選択成長 はＷ Ｆ ｅ ／ Ｓ ｉＨ４ＣＶ Ｄ法等ニヨッて行
なうことができる。勿論、第２図 （Ｃ）の場合と同様に高融点金属２３をシリサイド化す
ることも有効である。
また、高融点金属膜２３は全面成長さ
せ、熱処理によって多結晶シリコン
２２上の高融点金属のみを選択的にシ
リサイド化し、残った高融点金属を選
択的にエツチングして除去することに
よっても同様の形状が得られる。
このように、先に多結晶シリコン膜の異方性エツチング
を行ない、選択ＣＶＤ法もしくは選択シ゛す゛サイド法
によって多結晶シリコン上にのみ高融点金属もしくは高
融点金属シリサイドの低抵抗電極を形成できる。
を行ない、選択ＣＶＤ法もしくは選択シ゛す゛サイド法
によって多結晶シリコン上にのみ高融点金属もしくは高
融点金属シリサイドの低抵抗電極を形成できる。
第１表は従来の多結晶シリコンゲートと本発明の低抵抗
ゲート電極をチタンシリサイドにて形成した場合のシー
ト抵抗の測定例を示す。シート抵抗はｎ 多結晶シリコ
ンの約１７３０に、ｐ 多結晶シリコンの約１／１００
に改善されていることがわかる。
ゲート電極をチタンシリサイドにて形成した場合のシー
ト抵抗の測定例を示す。シート抵抗はｎ 多結晶シリコ
ンの約１７３０に、ｐ 多結晶シリコンの約１／１００
に改善されていることがわかる。
第１表
これまではｎチャネルの切り込み型絶縁ゲート静電誘導
トランジスタについて述べてきたが、ドレイン領域及び
ソース領域の導電型をｐ型としたｐチャネル切り込み型
絶縁ゲート静電誘導トランジスタの場合も同様である。
トランジスタについて述べてきたが、ドレイン領域及び
ソース領域の導電型をｐ型としたｐチャネル切り込み型
絶縁ゲート静電誘導トランジスタの場合も同様である。
第３図は従来の多結晶シリコンゲートの切り込み型絶縁
ゲート静電誘導トランジスタによる相補型集積回路と本
発明の低抵抗ゲート電極を用いた切り込み型絶縁ゲート
静電誘導トランジスタによる相補型集積回路の伝播遅延
時間と消費電力との関係を３１段のリング発振器を用い
て評価した結果を示す。消費電力が７ｍＶのときに伝播
遅延時間４９ ｐｓｅｃが得られており、従来のものと
比べてスイッチング時間が約半分に短縮されている。
ゲート静電誘導トランジスタによる相補型集積回路と本
発明の低抵抗ゲート電極を用いた切り込み型絶縁ゲート
静電誘導トランジスタによる相補型集積回路の伝播遅延
時間と消費電力との関係を３１段のリング発振器を用い
て評価した結果を示す。消費電力が７ｍＶのときに伝播
遅延時間４９ ｐｓｅｃが得られており、従来のものと
比べてスイッチング時間が約半分に短縮されている。
（発明の効果）
このように本発明の低抵抗電極を有する切り込み型静Ｍ
Ｓ誘導トランジスタはゲート直列抵抗を改善できるので
スイッチング時間を小さくでき、高速の論理回路を提供
する事ができる。従って工業的価、値は大きい。
Ｓ誘導トランジスタはゲート直列抵抗を改善できるので
スイッチング時間を小さくでき、高速の論理回路を提供
する事ができる。従って工業的価、値は大きい。
第１図は本発明の低抵抗電極を有する切り込み型絶縁ゲ
ート静電誘導トランジスタの一実施例を示す断面図、第
２図は本発明の低抵抗電極を有する切り込み型絶縁ゲー
ト静電誘導トランジスタの製造方法の１例を示す各工程
の断面図、第３図は本発明に係る切り込み型絶縁ゲート
静電誘導トランジスタの相補型集積回路のスイッチング
時間と消費電力の関係の１例を従来と比較して示す特性
図、第４図は従来の切り込み型絶縁ゲート静電誘導トラ
ンジスタの断面図である。 １０・・・シリコン基板、１０′・・・０字型溝、１１
・・・ゲート絶縁膜、１２・・・多結晶シリコンゲート
電極、１３・・・低抵抗電極、１４・・・高不純物密度
領域。 出願人代理人 弁理士 鈴江武彦 １０：シリコン蟇１及 １０’： ０字型溝 〕
１； ケート杼津和漠１２：多奪６＃１！シリコンケ
―トを極 １３；他ｔきオ九電極１４二高不奪毛牛
惣会度キ臂域 第１図 第 図 第 図
ート静電誘導トランジスタの一実施例を示す断面図、第
２図は本発明の低抵抗電極を有する切り込み型絶縁ゲー
ト静電誘導トランジスタの製造方法の１例を示す各工程
の断面図、第３図は本発明に係る切り込み型絶縁ゲート
静電誘導トランジスタの相補型集積回路のスイッチング
時間と消費電力の関係の１例を従来と比較して示す特性
図、第４図は従来の切り込み型絶縁ゲート静電誘導トラ
ンジスタの断面図である。 １０・・・シリコン基板、１０′・・・０字型溝、１１
・・・ゲート絶縁膜、１２・・・多結晶シリコンゲート
電極、１３・・・低抵抗電極、１４・・・高不純物密度
領域。 出願人代理人 弁理士 鈴江武彦 １０：シリコン蟇１及 １０’： ０字型溝 〕
１； ケート杼津和漠１２：多奪６＃１！シリコンケ
―トを極 １３；他ｔきオ九電極１４二高不奪毛牛
惣会度キ臂域 第１図 第 図 第 図
Claims (2)
- （１）シリコン基板の一主表面にＵ字型の溝を有し、前
記主表面並びに前記Ｕ字型溝の底部にそれぞれ主電極を
有し、かつ前記Ｕ字型溝の側壁に薄い絶縁膜並びに多結
晶シリコンの制御電極を有する切り込み型絶縁ゲート静
電誘導トランジスタにおいて、前記多結晶シリコンの制
御電極の側壁の少なくとも一部に、高融点金属もしくは
高融点金属シリサイドを形成したことを特徴とする切り
込み型絶縁ゲート静電誘導トランジスタ。 - （２）シリコン基板の一主表面にＵ字型の溝を形成する
工程と、前記Ｕ字型溝の側壁に薄い絶縁膜を形成する工
程と、多結晶シリコンを堆積し、異方性プラズマエッチ
ングによって前記Ｕ字型の溝の側壁にのみ残す工程と、
高融点金属膜を堆積させ、前記多結晶シリコン上にのみ
残す工程とを有することを特徴とする切り込み型絶縁ゲ
ート静電誘導トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4529289A JPH02226772A (ja) | 1989-02-28 | 1989-02-28 | 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 |
| US07/483,740 US5060029A (en) | 1989-02-28 | 1990-02-23 | Step cut type insulated gate SIT having low-resistance electrode and method of manufacturing the same |
| NL9000460A NL9000460A (nl) | 1989-02-28 | 1990-02-27 | Statische inductietransistor met geisoleerde poort van het trapsnedetype en werkwijze voor het vervaardigen daarvan. |
| DE4006299A DE4006299C2 (de) | 1989-02-28 | 1990-02-28 | Stufenförmig geschnittener statischer Influenztransistor (SIT) mit isoliertem Gate und Verfahren zu seiner Herstellung |
| US07/747,699 US5169795A (en) | 1989-02-28 | 1991-08-20 | Method of manufacturing step cut type insulated gate SIT having low-resistance electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4529289A JPH02226772A (ja) | 1989-02-28 | 1989-02-28 | 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226772A true JPH02226772A (ja) | 1990-09-10 |
Family
ID=12715239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4529289A Pending JPH02226772A (ja) | 1989-02-28 | 1989-02-28 | 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02226772A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147151A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6118175A (ja) * | 1984-07-04 | 1986-01-27 | Hitachi Ltd | 半導体装置 |
| JPS63131584A (ja) * | 1986-11-21 | 1988-06-03 | Res Dev Corp Of Japan | 切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法 |
-
1989
- 1989-02-28 JP JP4529289A patent/JPH02226772A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147151A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6118175A (ja) * | 1984-07-04 | 1986-01-27 | Hitachi Ltd | 半導体装置 |
| JPS63131584A (ja) * | 1986-11-21 | 1988-06-03 | Res Dev Corp Of Japan | 切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法 |
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