JPH02226773A - 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高速スイッチングが行え、高速、低消費電力の
集積回路に応用できる切り込み型絶縁ゲート静電誘導ト
ランジシスタの改良された構造及びその製造方法に関す
る。

（従来の技術） 従来から、高周波増幅器や集積回路に絶縁ゲート型電界
効果トランジスタが用いられているが、電流路が半導体
・絶縁膜界面近傍に限られるため、駆動能力が小さいと
いう欠点を有していた。このような絶縁ゲート型電界効
果トランジスタの欠点を克服し高速化を図る手段として
、現在、短チヤネル化が積極的に進められているが十分
とはいえない。したがって、本願発明者の一人から、高
速スイッチング素子や、高速・低消費電力集積回路用の
素子として優れた性能を発揮する、絶縁ゲート型静電誘
導トランジスタ（例えば、特願昭５２−１７５６号）や
、切り込み型絶縁ゲート静電誘導トランジスタ（例えば
、特願昭５２−１３７０７号）が提案されている。

絶縁ゲート型静電誘導トランジスタはドレイン電界の効
果がソースにまで及ぶように設計され、半導体・絶縁膜
界面近傍のみならず基板中をも電流が流れるために、不
飽和型電流電圧特性を有し、駆動能力が大きいなどの特
徴を持つ。特に、切り込み型静電誘導トランジスタはチ
ャネンが半導体基板の深さ方向に形成されるために、チ
ャネル長やゲート長の制御性が良く、短チヤネル化に適
している。

この切り込み型絶縁ゲート静電誘導トランジスタの従来
の構造を第６図を参照して説明する。チャネルとなる高
抵抗のシリコン基板６０の一主表面にＵ字型の溝６０′
が設けられ、その溝６０′の側壁には薄いゲート絶縁膜
６１を介して多結晶シリコンのゲート電極６２が形成さ
れている。Ｕ字型の溝６０′の上部と底部に接する領域
６５が例えばｎ型で高不純物密度のドレイン領域及びソ
ース領域である。勿論、底部をドレインとして用いても
ソースとして用いてもかまわない。チャネルの導電型は
ｐ型でもｎ型でもかまわないが、少なくとも動作状態の
一部においてドレイン−ソース間が完全に空乏化すべく
その不純物密度が決定されている。このような動作状態
に於いては、ソース前面のチャネル中に電位障壁が形成
され、この電位障壁の高さによってキャリアの量が制御
されるので、ドレイン電流はゲート電圧のみならずドレ
イン電圧に対しても指数関数的に変化する。

この電位障壁は必ずしもシリコン基板とゲート絶縁膜の
界面に形成する必要はなく、シリコン基板内部に形成す
れば良いから大きな駆動能力を得ることができる。

（発明が解決しようとする課１！ｆｉ）しかしながら、
前述の切り込み型絶縁ゲート静電誘導トランジスタの構
造に′おいては４０字型の溝に対して自己整合的にゲー
ト電極を形成するために、ゲート電極の材料として多結
晶シリコンを用いていた。従って、ゲート直列抵抗が大
きくなり、これと人力容量との時定数のためにスイッチ
ング速度が制限されるという欠点を有していた。

また、ドレイン領域並びにソース領域は薄くする必要が
あるため十分に抵抗を下げることができないばかりでな
く、ＡｇもしくはＡｌ−５ｔ合金によって直接配線を行
なっていたためコンタクト抵抗が十分小さいとはいえず
、消費電力を増大させる一つの要因となっていた。

本発明の第一の目的は、自己整合性を犠牲にすることな
くゲート直列抵抗の小さい切り込み型絶縁ゲート静電誘
導トランジスタとその製造方法を提供し高速化を図るこ
とにある。また、本発明の第二の目的は、同時にドレイ
ン並びにソースの直列抵抗及びコンタクト抵抗の小さい
切り込み型絶縁ゲート静電誘導トランジスタとその製造
方法を提供し低消費電力化を図ることにある。

１１Ｊ！ｉを解決するための手段と作用）そのために本
発明においては、少なくともゲート電極の多結晶シリコ
ンの側面の一部に自己整合的に高融点金属もしくは高融
点金属シリサイドよりなる低抵抗電極を形成し、さらに
はゲート電極の多結晶シリコンの上面及び側面の一部に
自己整合的に絶縁膜のスペーサを形成し、ソース領域、
ドレイン領域上にもそれぞれ自己整合的に高融点金属も
しくは高融点金属シリサイドよりなる低抵抗電極を形成
するもので、ゲート直列抵抗を小さくすると共に、ドレ
イン並びにソースの直列抵抗及びコンタクト抵抗を小さ
くできる。

（実施例） 以下本発明の実施例を図面を参照して詳細に説明する。

第１図は本発明の切り込み型絶縁ゲート静電誘導トラン
ジスタの一実施例の断面構造である。チャネルとなる高
抵抗のシリコン基板１０の一主表面にＵ字型の溝１０′
が設けられ、その溝１０′の側壁には薄いゲート絶縁膜
１１を介して多結晶シリコンの制御電極であるゲート電
極１２が形成されている。さらに多結晶シリコンのゲー
ト電極１２の側壁の少なくとも一部に高融点金属もしく
は高融点金属シリサイドからなる低抵抗電極１４が形成
されている。前記主表面並びに前記Ｕ字型の溝１０′の
底部の領域１５がそれぞれ主電極となる例えばｎ型で高
不純物密度のドレイン領域及びソース領域である。勿論
、溝１０′の底部をドレインとして用いてもソースとし
て用いてもかまわない。このドレイン領域及びソース領
域上にも高融点金属もしくは高融点金属シリサイドから
なる低抵抗電極１４′が形成されている。低抵抗電極１
４と１４′は多結晶シリコンのゲート電極１２の側壁下
部並びに上部に形成された例えば酸化膜等の絶縁膜のス
ペーサ１７によって分離される。チャネルの導電型はｎ
型でもｐ型でもかまわないが、少なくとも動作状態の一
部においてチャネルが確実に空乏化すべ（その不純物密
度が決定されている。多結晶シリコンのゲート電極１２
の存在によりトランジスタのしきい値電圧には変化はな
いが、低抵抗電極１４の存在によって紙面垂直方向に当
たるゲート直列抵抗を大幅に低減できる。さらにドレイ
ン領域及びソース領域上の低抵抗゛電極１４′の存在に
よりドレイン及びソースの直列抵抗やコンタクト抵抗を
大幅に低減することができる。

第２図は第１図に示した本発明の切り込み型絶縁ゲート
静電誘導トランジスタの製造工程の一実施例を示す。

ｍ２図（ａ）：まず、高抵抗シリコン基板２０の一主表
面に、異方性プラズマエツチングによりＵ字型の溝２０
′を形成した後、絶縁膜の薄いゲート酸化膜２１を成長
させる。シリコン基板２０は通常１０ｃｌｌ〜１０１４
ｃｌＩ−３程度の不純物密度を有する（１００）基板が
用いられる。基板表面近傍のチャネルとなる部分には１
ｏ　１２備−３〜１０１７ｃｍ″″３程度の不純物をド
ーピングしても良く、通常の動作状態の少なくとも一部
においてチャネルが空乏化するように設定される。Ｕ字
型の溝２０′の深さは０．１μｍ〜１μ−程度で、例え
ばＰＣｌ３を用いた異方性プラズマエツチング等で形成
できる。薄いゲート酸化１１１１２１は５ｏｍ〜１１０
０ｎ＋程度が用いられる。

第２図（ｂ）：次に多結晶シリコン膜２２とシリコン窒
化膜２６を連続してＣＶＤ法により堆積する。多結晶シ
リコン膜２２の膜厚は０．１μｌ〜０．５．ｕｓ程度で
、Ｓ　ｉ　Ｈ／　Ｈ２ＣＶ　Ｄ法等で堆積させることが
できるし、ＰＨ３あるいはＢ　２　Ｈｅによって同時に
ドーピングすることもできる。シリコン窒化膜２６は０
．０５μｍ〜０．２μｌ程度の膜厚が適当であり、Ｓｉ
Ｈ／Ｎ１１３／Ｈ２ＣｖＤ法等で形成できる。

第２図（Ｃ）二二のシリコン窒化膜２６と多結晶シリコ
ン膜２２を異方性プラズマエツチングにより連続してエ
ツチングし、０字型溝２０′の側壁にのみシリコン窒化
膜２６と多結晶シリコン膜２２の２層膜を残す。シリコ
ン窒化膜２６のエツチングには例えばＣａ　Ｆ　ａを用
いればよく、また、多結晶シリコン膜２２のエツチング
はＰＣｌ３等によって行なうことができる。

第２図（ｄ）：シリコン窒化膜２６をマスクとして選択
酸化を行ない、酸化＠２７及び２８を成長させる。二の
とき多結晶シリコン膜２２は高不純物密度となっている
ので側壁の下部と上部の酸化膜２７は増速酸化される。

高不純物密度の多結晶シリコン膜２２と高抵抗の（１０
０）基板２０の間では約２＝１の酸化膜成長速度比が取
れることがわかっている。

第２図（ｅ）：増速酸化された酸化膜２７のみが残るよ
うに、酸化膜を所定の厚さエツチングして酸化膜２８を
除去する。シリコン窒化膜２６を除去したのち、高融点
金属膜２３をＣＶＤ法により堆積する。高融点金属膜と
しては、モリブデン（Ｍｏ）、タングステン（Ｗ）、チ
タン（Ｔｉ）、タンタル（Ｔａ）等が適している。これ
らの材料は蒸着法やスパッタ法を用いても形成できるが
、Ｕ字型の溝２０′への被覆性を考えるとＣＶＤ法を用
いるのが最も適当である。

第２図（ｆ）：熱処理によ、り例えばこのような全面成
長４ｔＷＦ、／Ｈ２ＣＶＤ法やＷＦ６／５ｉｎ４ＣＶＤ
法等によって行なうことができる。

基板表面のシリコン露出部上及び多結晶シリコン膜上の
高融点金属膜のみを選択的にシリサイド化し残った高融
点金属膜を除去することによって、低抵抗電極２４及び
２４′を形成する。最後にソース並びにドレイン２５を
イオン注入により形成する。シリサイド化はランプアニ
ール法等によって行なうことができる。また、ドレイン
及びソースは１０１８備−３〜１０２１ｃｍ−３程度の
不純物密度を有し、熱拡散法あるいはイオン注入法等で
形成される。

このように、多結晶シリコン膜とシリコン窒化膜の異方
性エツチングと選択酸化ならびに増速酸化を組み合わせ
ることによって、Ｕ字型溝に対して自己整合的酸化膜の
スペーサを形成できる。従って、ゲート側壁とソース、
ドレイン上にのみ選択的に高融点金属シリサイド層より
なる低抵抗電極を形成でき、ゲート直列抵抗のみならず
コンタクト抵抗をも低減することができる。

また、第３図には第１図に示した本発明の切り込み型絶
縁ゲート静電誘導トランジスタの製造工程の他の実施例
を示す。同図は第２図（ｅ）の工程に相当し、高融点金
属膜３３及び３３′の堆積を選択ＣＶＤ法によって、ゲ
ート側壁とソース、ドレイン上にのみ選択的に行なわせ
た例である。

他の工程は第２図の例とまったく同様に行なうことがで
きる。このような選択成長にはＷＦ６／５ｉＨ４ＣＶＤ
法等があり、成長時にゲート側壁とソース、ドレイン上
にのみパターンが形成されてしまうので、シリサイド化
の際のパターンの拡がりをなくすことができるし、高融
点金属膜の除去工程も省略できる。

これまではｎチャネルの切り込み型絶縁ゲート静電誘導
トランジスタについて述べてきたが、ドレイン領域及び
ソース領域の導電型をｐ型とじたｐチャネル切り込み型
絶縁ゲート静電誘導トランジスタの場合も同様である。

第４図は従来の切り込み型絶縁ゲート静電誘導トランジ
スタによる相補型集積回路と本発明の低抵抗電極を用い
た切り込み型絶縁ゲート静電誘導トランジスタによる相
補型集積回路の消費電流と印加電圧との関係を３１段の
リング発振器を用いて評価した結果を示す。本発明に於
いてはコンタクト抵抗が低減されているのでコンタクト
部での電圧降下を減らすことができ、同じ電流を流すの
にずっ５と少ない印加電圧で済むことがわかる。

第５図は従来の切り込み型絶縁ゲート静電誘導トランジ
スタによる相補型集積回路と本発明の低抵抗電極を用い
た切り込み型絶縁ゲート静電誘導トランジスタによる相
補型集積回路の伝播遅延時間と印加電圧との関係を３１
段のリング発振器を用いて評価した結果を示す。前述の
結果を反映して、高速化が達成されているばかりでなく
例えば同じ１００ｐｓθＣの伝播遅延時間を得るのに、
従来のものと比べて約半分の印加電圧で済んでおり、消
費電力は約１／４になる。

（発明の効果） このように本発明の低抵抗電極を有する切り込み型静電
誘導トランジスタはゲート直列抵抗のみならず、コンタ
クト抵抗やソース、ドレインの直列抵抗をも改善できる
ので伝播遅延時間を短縮できると共に消費電力を低減で
きる。従って工業的価値は大きい。

【図面の簡単な説明】

第１図は本発明の低抵抗電極を有する切り込み型絶縁ゲ
ート静電誘導トランジスタの一実施例を示す断面図、第
２図は本発明の低抵抗電極を有する切り込み型絶縁ゲー
ト静電誘導トランジスタの製造方法の一例を示す断面図
、第３図は本発明の低抵抗電極を有する切り込み型絶縁
ゲート静？１！誘導トランジスタの製造方法の他の一例
を示す断面図、第４図は本発明に係る切り込み型絶縁ゲ
ート静電誘導トランジスタの相補型集積回路の消費電流
と印加電圧の関係の一例を従来と比較して示す特性図、
第５図は本発明に係る切り込み型絶縁ゲ−ト静電誘導ト
ランジスタの相補型集積回路の伝播遅延時間と印加電圧
の関係の一例を従来と比較して示す特性図、第６図は従
来の切り込み型絶縁ゲート静電誘導トランジスタの断面
図である。 １０・・・シリコン基板、１０′・・・０字型溝、１１
・・・ゲート絶縁膜、１２・・・多結晶シリコンゲート
電極、１４．１４’・・・低抵抗電極、１５・・・高不
純物密度領域、１７・・・酸化膜のスペーサ。 出願人代理人　弁理士　鈴江武彦 第 図 １０；シリコン４１　１０″：Ｕ字型算　１１：γ−ト
絶ｆｉｌ凍１２：多結晶シリコンγ−ト電極　１４．１
４’：高融点ソリサイド電極１５：島不純物乞廣領域　
１７：絶縁膜めス９−アＩＩ　　１　ｗＪ ＄３図 印加電尺 （Ｖ）

Claims (2)

【特許請求の範囲】
1. （１）シリコン基板の一主表面にＵ字型の溝を有し、前
   記主表面並びに前記Ｕ字型の溝の底部にそれぞれ主電極
   を有し、かつ前記Ｕ字型に溝の側壁に薄い絶縁膜ならび
   に多結晶シリコンの制御電極を有する切り込み型絶縁ゲ
   ート静電誘導トランジスタにおいて、前記多結晶シリコ
   ンの制御電極の側壁下方の一部及び上部に絶縁膜のスペ
   ーサを有し、前記多結晶シリコンの制御電極の側壁の一
   部及び前記主電極上に高融点金属もしくは高融点金属シ
   リサイドを形成したことを特徴とする切り込み型絶縁ゲ
   ート静電誘導トランジスタ。
2. （２）シリコン基板の一主表面にＵ字型の溝を形成する
   工程と、前記Ｕ字型の溝の側壁に薄い絶縁膜を形成する
   工程と、多結晶シリコン膜とシリコン窒化膜の２層膜を
   堆積する工程と、前記２層膜を連続した異方性プラズマ
   エッチングによって前記Ｕ字型の溝の側壁にのみ残す工
   程と、前記多結晶シリコン膜の増速酸化と前記シリコン
   窒化膜をマスクとした選択酸化を同時に行ない酸化膜を
   形成する工程と、前記酸化膜を所定の厚さ除去して前記
   多結晶シリコン膜の側壁下部並びに上部の一部に酸化膜
   を残す工程と、前記シリコン窒化膜を除去する工程と、
   高融点金属膜を堆積し、基板表面のシリコン露出部並び
   に多結晶シリコン膜上にのみ残す工程を含んだことを特
   徴とする切り込み型絶縁ゲート静電誘導トランジスタの
   製造方法。