JPH0821715B2 - 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 - Google Patents
切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法Info
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- JPH0821715B2 JPH0821715B2 JP1045293A JP4529389A JPH0821715B2 JP H0821715 B2 JPH0821715 B2 JP H0821715B2 JP 1045293 A JP1045293 A JP 1045293A JP 4529389 A JP4529389 A JP 4529389A JP H0821715 B2 JPH0821715 B2 JP H0821715B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は高速スイッチングが行え、高速、低消費電力
の集積回路に応用できる切り込み型絶縁ゲート静電誘導
トランジスタの改良された構造及びその製造方法に関す
る。
の集積回路に応用できる切り込み型絶縁ゲート静電誘導
トランジスタの改良された構造及びその製造方法に関す
る。
（従来の技術） 従来から、高周波増幅器や集積回路に絶縁ゲート型電
界効果トランジスタが用いられているが、電流路が半導
体・絶縁膜界面近傍に限られるため、駆動能力が小さい
という欠点を有していた。このような絶縁ゲート型電界
効果トランジスタの欠点を克服し高速化を図る手段とし
て、現在、短チャネル化が積極的に進められているが十
分とはいえない。したがって、本願発明者の一人から、
高速スイッチング素子や、高速・低消費電力集積回路用
の素子として優れた性能を発揮する、絶縁ゲート型静電
誘導トランジスタ（例えば、特願昭52-1756号）や、切
り込み型絶縁ゲート静電誘導トランジスタ（例えば、特
願昭52-13707号）が提案されている。
界効果トランジスタが用いられているが、電流路が半導
体・絶縁膜界面近傍に限られるため、駆動能力が小さい
という欠点を有していた。このような絶縁ゲート型電界
効果トランジスタの欠点を克服し高速化を図る手段とし
て、現在、短チャネル化が積極的に進められているが十
分とはいえない。したがって、本願発明者の一人から、
高速スイッチング素子や、高速・低消費電力集積回路用
の素子として優れた性能を発揮する、絶縁ゲート型静電
誘導トランジスタ（例えば、特願昭52-1756号）や、切
り込み型絶縁ゲート静電誘導トランジスタ（例えば、特
願昭52-13707号）が提案されている。
絶縁ゲート型静電誘導トランジスタはドレイン電界の
効果がソースにまで及ぶように設計され、半導体・絶縁
膜界面近傍のみならず基板中をも電流が流れるために、
不飽和型電流電圧特性を有し、駆動能力が大きいなどの
特徴を持つ。特に、切り込み型静電誘導トランジスタは
チャネンが半導体基板の深さ方向に形成されるために、
チャネル長やゲート長の制御性が良く、短チャネル化に
適している。
効果がソースにまで及ぶように設計され、半導体・絶縁
膜界面近傍のみならず基板中をも電流が流れるために、
不飽和型電流電圧特性を有し、駆動能力が大きいなどの
特徴を持つ。特に、切り込み型静電誘導トランジスタは
チャネンが半導体基板の深さ方向に形成されるために、
チャネル長やゲート長の制御性が良く、短チャネル化に
適している。
この切り込み型絶縁ゲート静電誘導トランジスタの従
来の構造を第６図を参照して説明する。チャネルとなる
高抵抗のシリコン基板60の一主表面にＵ字型の溝60′が
設けられ、その溝60′の側壁には薄いゲート絶縁膜61を
介して多結晶シリコンのゲート電極62が形成されてい
る。Ｕ字型の溝60′の上部と底部に接する領域65が例え
ばｎ型で高不純物密度のドレイン領域及びソース領域で
ある。勿論、底部をドレインとして用いてもソースとし
て用いてもかまわない。チャネルの導電型はｐ型でもｎ
型でもかまわないが、少なくとも動作状態の一部におい
てドレイン−ソース間が完全に空乏化すべくその不純物
密度が決定されている。このような動作状態に於いて
は、ソース前面のチャネル中に電位障壁が形成され、こ
の電位障壁の高さによってキャリアの量が制御されるの
で、ドレイン電流はゲート電圧のみならずドレイン電圧
に対しても指数関数的に変化する。この電位障壁は必ず
しもシリコン基板とゲート絶縁膜の界面に形成する必要
はなく、シリコン基板内部に形成すれば良いから大きな
駆動能力を得ることができる。
来の構造を第６図を参照して説明する。チャネルとなる
高抵抗のシリコン基板60の一主表面にＵ字型の溝60′が
設けられ、その溝60′の側壁には薄いゲート絶縁膜61を
介して多結晶シリコンのゲート電極62が形成されてい
る。Ｕ字型の溝60′の上部と底部に接する領域65が例え
ばｎ型で高不純物密度のドレイン領域及びソース領域で
ある。勿論、底部をドレインとして用いてもソースとし
て用いてもかまわない。チャネルの導電型はｐ型でもｎ
型でもかまわないが、少なくとも動作状態の一部におい
てドレイン−ソース間が完全に空乏化すべくその不純物
密度が決定されている。このような動作状態に於いて
は、ソース前面のチャネル中に電位障壁が形成され、こ
の電位障壁の高さによってキャリアの量が制御されるの
で、ドレイン電流はゲート電圧のみならずドレイン電圧
に対しても指数関数的に変化する。この電位障壁は必ず
しもシリコン基板とゲート絶縁膜の界面に形成する必要
はなく、シリコン基板内部に形成すれば良いから大きな
駆動能力を得ることができる。
（発明が解決しようとする課題） しかしながら、前述の切り込み型絶縁ゲート静電誘導
トランジスタの構造においては、Ｕ字型の溝に対して自
己整合的にゲート電極を形成するために、ゲート電極の
材料として多結晶シリコンを用いていた。従って、ゲー
ト直列抵抗が大きくなり、これと入力容量との時定数の
ためにスイッチング速度が制限されるという欠点を有し
ていた。また、ドレイン領域並びにソース領域は薄くす
る必要があるため十分に抵抗を下げることができないば
かりでなく、AlもしくはAl-Si合金によって直接配線を
行なっていたためコンタクト抵抗が十分小さいとはいえ
ず、消費電力を増大させる一つの要因となっていた。
トランジスタの構造においては、Ｕ字型の溝に対して自
己整合的にゲート電極を形成するために、ゲート電極の
材料として多結晶シリコンを用いていた。従って、ゲー
ト直列抵抗が大きくなり、これと入力容量との時定数の
ためにスイッチング速度が制限されるという欠点を有し
ていた。また、ドレイン領域並びにソース領域は薄くす
る必要があるため十分に抵抗を下げることができないば
かりでなく、AlもしくはAl-Si合金によって直接配線を
行なっていたためコンタクト抵抗が十分小さいとはいえ
ず、消費電力を増大させる一つの要因となっていた。
従来のMOSFETでは多結晶シリコンのゲート電極の両側
の垂直側壁にCVD法によって酸化膜を形成し、反応性イ
オンエッチングを用いて側壁に残すことで、ソース、ド
レインおよびゲートの各々を絶縁した上で、ほぼ全上面
に高融点金属もしくはそのシリサイドを形成することが
できた（例えば、特開昭58-147151号公報や特開昭63-20
9123号公報）。しかしながら、切り込み型絶縁ゲート静
電誘導トランジスタにおいては、Ｕ字型溝側壁に多結晶
シリコンの制御電極が形成されるため、特に、Ｕ字型溝
上部のドレインと多結晶シリコンのゲート電極の間に
は、従来のMOSFETのように容易に酸化膜を形成すること
ができなかった。
の垂直側壁にCVD法によって酸化膜を形成し、反応性イ
オンエッチングを用いて側壁に残すことで、ソース、ド
レインおよびゲートの各々を絶縁した上で、ほぼ全上面
に高融点金属もしくはそのシリサイドを形成することが
できた（例えば、特開昭58-147151号公報や特開昭63-20
9123号公報）。しかしながら、切り込み型絶縁ゲート静
電誘導トランジスタにおいては、Ｕ字型溝側壁に多結晶
シリコンの制御電極が形成されるため、特に、Ｕ字型溝
上部のドレインと多結晶シリコンのゲート電極の間に
は、従来のMOSFETのように容易に酸化膜を形成すること
ができなかった。
本発明の第一の目的は、自己整合性を犠牲にすること
なくゲート直列抵抗の小さい切り込み型絶縁ゲート静電
誘導トランジスタとその製造方法を提供し高速化を図る
ことにある。また、本発明の第二の目的は、同時にドレ
イン並びにソースの直列抵抗及びコンタクト抵抗の小さ
い切り込み型絶縁ゲート静電誘導トランジスタとその製
造方法を提供し低消費電力化を図ることにある。
なくゲート直列抵抗の小さい切り込み型絶縁ゲート静電
誘導トランジスタとその製造方法を提供し高速化を図る
ことにある。また、本発明の第二の目的は、同時にドレ
イン並びにソースの直列抵抗及びコンタクト抵抗の小さ
い切り込み型絶縁ゲート静電誘導トランジスタとその製
造方法を提供し低消費電力化を図ることにある。
（課題を解決するための手段と作用） そのために本発明においては、少なくともゲート電極
の多結晶シリコンの側面の一部に自己整合的に高融点金
属もしくは高融点金属シリサイドよりなる低抵抗電極を
形成し、さらにはゲート電極の多結晶シリコンの上面及
び側面の一部に自己整合的に絶縁膜のスペーサを形成
し、ソース領域、ドレイン領域上にもそれぞれ自己整合
的に高融点金属もしくは高融点金属シリサイドよりなる
低抵抗電極を形成するもので、ゲート直列抵抗を小さく
すると共に、ドレイン並びにソースの直列抵抗及びコン
タクト抵抗を小さくできる。
の多結晶シリコンの側面の一部に自己整合的に高融点金
属もしくは高融点金属シリサイドよりなる低抵抗電極を
形成し、さらにはゲート電極の多結晶シリコンの上面及
び側面の一部に自己整合的に絶縁膜のスペーサを形成
し、ソース領域、ドレイン領域上にもそれぞれ自己整合
的に高融点金属もしくは高融点金属シリサイドよりなる
低抵抗電極を形成するもので、ゲート直列抵抗を小さく
すると共に、ドレイン並びにソースの直列抵抗及びコン
タクト抵抗を小さくできる。
（実施例） 以下本発明の実施例を図面を参照して詳細に説明す
る。
る。
第１図は本発明の切り込み型絶縁ゲート静電誘導トラ
ンジスタの一実施例の断面構造である。チャネルとなる
高抵抗のシリコン基板10の一主表面にＵ字型の溝10′が
設けられ、その溝10′の側壁には薄いゲート絶縁膜11を
介して多結晶シリコンの制御電極であるゲート電極12が
形成されている。さらに多結晶シリコンのゲート電極12
の側壁の少なくとも一部に高融点金属もしくは高融点金
属シリサイドからなる低抵抗電極14が形成されている。
前記主表面並びに前記Ｕ字型の溝10′の底部の領域15が
それぞれ主電極となる例えばｎ型で高不純物密度のドレ
イン領域及びソース領域である。勿論、溝10′の底部を
ドレインとして用いてもソースとして用いてもかまわな
い。このドレイン領域及びソース領域上にも高融点金属
もしくは高融点金属シリサイドからなる低抵抗電極14′
が形成されている。低抵抗電極14と14′は多結晶シリコ
ンのゲート電極12の側壁下部並びに上部に形成された例
えば酸化膜等の絶縁膜のスペーサ17によって分離され
る。チャネルの導電型はｎ型でもｐ型でもかまわない
が、少なくとも動作状態の一部においてチャネルが確実
に空乏化すべくその不純物密度が決定されている。多結
晶シリコンのゲート電極12の存在によりトランジスタの
しきい値電圧には変化はないが、低抵抗電極14の存在に
よって紙面垂直方向に当たるゲート直列抵抗を大幅に低
減できる。さらにドレイン領域及びソース領域上の低抵
抗電極14′の存在によりドレイン及びソースの直列抵抗
やコンタクト抵抗を大幅に低減することができる。
ンジスタの一実施例の断面構造である。チャネルとなる
高抵抗のシリコン基板10の一主表面にＵ字型の溝10′が
設けられ、その溝10′の側壁には薄いゲート絶縁膜11を
介して多結晶シリコンの制御電極であるゲート電極12が
形成されている。さらに多結晶シリコンのゲート電極12
の側壁の少なくとも一部に高融点金属もしくは高融点金
属シリサイドからなる低抵抗電極14が形成されている。
前記主表面並びに前記Ｕ字型の溝10′の底部の領域15が
それぞれ主電極となる例えばｎ型で高不純物密度のドレ
イン領域及びソース領域である。勿論、溝10′の底部を
ドレインとして用いてもソースとして用いてもかまわな
い。このドレイン領域及びソース領域上にも高融点金属
もしくは高融点金属シリサイドからなる低抵抗電極14′
が形成されている。低抵抗電極14と14′は多結晶シリコ
ンのゲート電極12の側壁下部並びに上部に形成された例
えば酸化膜等の絶縁膜のスペーサ17によって分離され
る。チャネルの導電型はｎ型でもｐ型でもかまわない
が、少なくとも動作状態の一部においてチャネルが確実
に空乏化すべくその不純物密度が決定されている。多結
晶シリコンのゲート電極12の存在によりトランジスタの
しきい値電圧には変化はないが、低抵抗電極14の存在に
よって紙面垂直方向に当たるゲート直列抵抗を大幅に低
減できる。さらにドレイン領域及びソース領域上の低抵
抗電極14′の存在によりドレイン及びソースの直列抵抗
やコンタクト抵抗を大幅に低減することができる。
第２図は第１図に示した本発明の切り込み型絶縁ゲー
ト静電誘導トランジスタの製造工程の一実施例を示す。
ト静電誘導トランジスタの製造工程の一実施例を示す。
第２図（ａ）：まず、高抵抗シリコン基板20の一主表
面に、異方性プラズマエッチングによりＵ字型の溝20′
を形成した後、絶縁膜の薄いゲート酸化膜21を成長させ
る。シリコン基板20は通常1011cm-3〜1014cm-3程度の不
純物密度を有する（100）基板が用いられる。基板表面
近傍のチャネルとなる部分には1012cm-3〜1017cm-3程度
の不純物をドーピングしても良く、通常の動作状態の少
なくとも一部においてチャネルが空乏化するように設定
される。Ｕ字型の溝20′の深さは0.1μｍ〜１μｍ程度
で、例えばPCl3を用いた異方性プラズマエッチング等で
形成できる。薄いゲート酸化膜21は5nm〜100nm程度が用
いられる。
面に、異方性プラズマエッチングによりＵ字型の溝20′
を形成した後、絶縁膜の薄いゲート酸化膜21を成長させ
る。シリコン基板20は通常1011cm-3〜1014cm-3程度の不
純物密度を有する（100）基板が用いられる。基板表面
近傍のチャネルとなる部分には1012cm-3〜1017cm-3程度
の不純物をドーピングしても良く、通常の動作状態の少
なくとも一部においてチャネルが空乏化するように設定
される。Ｕ字型の溝20′の深さは0.1μｍ〜１μｍ程度
で、例えばPCl3を用いた異方性プラズマエッチング等で
形成できる。薄いゲート酸化膜21は5nm〜100nm程度が用
いられる。
第２図（ｂ）：次に多結晶シリコン膜22とシリコン窒
化膜26を連続してCVD法により堆積する。多結晶シリコ
ン膜22の膜厚は0.1μｍ〜0.5μｍ程度で、SiH4／H2CVD
法等で堆積させることができるし、PH3あるいはB2H6に
よって同時にドーピングすることもできる。シリコン窒
化膜26は0.05μｍ〜0.2μｍ程度の膜厚が適当であり、S
iH4／NH3／H2CVD法等で形成できる。
化膜26を連続してCVD法により堆積する。多結晶シリコ
ン膜22の膜厚は0.1μｍ〜0.5μｍ程度で、SiH4／H2CVD
法等で堆積させることができるし、PH3あるいはB2H6に
よって同時にドーピングすることもできる。シリコン窒
化膜26は0.05μｍ〜0.2μｍ程度の膜厚が適当であり、S
iH4／NH3／H2CVD法等で形成できる。
第２図（ｃ）：このシリコン窒化膜26と多結晶シリコ
ン膜22を異方性プラズマエッチングにより連続してエッ
チングし、Ｕ字型溝20′の側壁にのみシリコン窒化膜26
と多結晶シリコン膜22の２層膜を残す。シリコン窒化膜
26のエッチングには例えばC3F8を用いればよく、また、
多結晶シリコン膜22のエッチングはPCl3等によって行な
うことができる。
ン膜22を異方性プラズマエッチングにより連続してエッ
チングし、Ｕ字型溝20′の側壁にのみシリコン窒化膜26
と多結晶シリコン膜22の２層膜を残す。シリコン窒化膜
26のエッチングには例えばC3F8を用いればよく、また、
多結晶シリコン膜22のエッチングはPCl3等によって行な
うことができる。
第２図（ｄ）：シリコン窒化膜26をマスクとして選択
酸化を行ない、酸化膜27及び28を成長させる。このとき
多結晶シリコン膜22は高不純物密度となっているので側
壁の下部と上部の酸化膜27は増速酸化される。高不純物
密度の多結晶シリコン膜22と高抵抗の（100）基板20の
間では約2:1の酸化膜成長速度比が取れることがわかっ
ている。
酸化を行ない、酸化膜27及び28を成長させる。このとき
多結晶シリコン膜22は高不純物密度となっているので側
壁の下部と上部の酸化膜27は増速酸化される。高不純物
密度の多結晶シリコン膜22と高抵抗の（100）基板20の
間では約2:1の酸化膜成長速度比が取れることがわかっ
ている。
第２図（ｅ）：増速酸化された酸化膜27のみが残るよ
うに、酸化膜を所定の厚さエッチングして酸化膜28を除
去する。シリコン窒化膜26を除去したのち、高融点金属
膜23をCVD法により堆積する。高融点金属膜としては、
モリブデン（Mo）、タングステン（Ｗ）、チタン（T
i）、タンタル（Ta）等が適している。これらの材料は
蒸着法やスパッタ法を用いても形成できるが、Ｕ字型の
溝20′への被覆性を考えるとCVD法を用いるのが最も適
当である。
うに、酸化膜を所定の厚さエッチングして酸化膜28を除
去する。シリコン窒化膜26を除去したのち、高融点金属
膜23をCVD法により堆積する。高融点金属膜としては、
モリブデン（Mo）、タングステン（Ｗ）、チタン（T
i）、タンタル（Ta）等が適している。これらの材料は
蒸着法やスパッタ法を用いても形成できるが、Ｕ字型の
溝20′への被覆性を考えるとCVD法を用いるのが最も適
当である。
第２図（ｆ）：熱処理により例えばこのような全面成
長はWF6／H2CVD法やWF6／SiH4CVD法等によって行なうこ
とができる。基板表面のシリコン露出部上及び多結晶シ
リコン膜上の高融点金属膜のみを選択的にシリサイド化
し残った高融点金属膜を除去することによって、低抵抗
電極24及び24′を形成する。最後にソース並びにドレイ
ン25をイオン注入により形成する。シリサイド化はラン
プアニール法等によって行なうことができる。また、ド
レイン及びソースは1018cm-3〜1021cm-3程度の不純物密
度を有し、熱拡散法あるいはイオン注入法等で形成され
る。
長はWF6／H2CVD法やWF6／SiH4CVD法等によって行なうこ
とができる。基板表面のシリコン露出部上及び多結晶シ
リコン膜上の高融点金属膜のみを選択的にシリサイド化
し残った高融点金属膜を除去することによって、低抵抗
電極24及び24′を形成する。最後にソース並びにドレイ
ン25をイオン注入により形成する。シリサイド化はラン
プアニール法等によって行なうことができる。また、ド
レイン及びソースは1018cm-3〜1021cm-3程度の不純物密
度を有し、熱拡散法あるいはイオン注入法等で形成され
る。
このように、多結晶シリコン膜とシリコン窒化膜の異
方性エッチングと選択酸化ならびに増速酸化を組み合わ
せることによって、Ｕ字型溝に対して自己整合的酸化膜
のスペーサを形成できる。従って、ゲート側壁とソー
ス、ドレイン上にのみ選択的に高融点金属シリサイド層
よりなる低抵抗電極を形成でき、ゲート直列抵抗のみな
らずコンタクト抵抗をも低減することができる。
方性エッチングと選択酸化ならびに増速酸化を組み合わ
せることによって、Ｕ字型溝に対して自己整合的酸化膜
のスペーサを形成できる。従って、ゲート側壁とソー
ス、ドレイン上にのみ選択的に高融点金属シリサイド層
よりなる低抵抗電極を形成でき、ゲート直列抵抗のみな
らずコンタクト抵抗をも低減することができる。
また、第３図には第１図に示した本発明の切り込み型
絶縁ゲート静電誘導トランジスタの製造工程の他の実施
例を示す。同図は第２図（ｅ）の工程に相当し、高融点
金属膜33及び33′の堆積を選択CVD法によって、ゲート
側壁とソース、ドレイン上にのみ選択的に行なわせた例
である。他の工程は第２図の例とまったく同様に行なう
ことができる。このような選択成長にはWF6／SiH4CVD法
等があり、成長時にゲート側壁とソース、ドレイン上に
のみパターンが形成されてしまうので、シリサイド化の
際のパターンの拡がりをなくすことができるし、高融点
金属膜の除去工程も省略できる。
絶縁ゲート静電誘導トランジスタの製造工程の他の実施
例を示す。同図は第２図（ｅ）の工程に相当し、高融点
金属膜33及び33′の堆積を選択CVD法によって、ゲート
側壁とソース、ドレイン上にのみ選択的に行なわせた例
である。他の工程は第２図の例とまったく同様に行なう
ことができる。このような選択成長にはWF6／SiH4CVD法
等があり、成長時にゲート側壁とソース、ドレイン上に
のみパターンが形成されてしまうので、シリサイド化の
際のパターンの拡がりをなくすことができるし、高融点
金属膜の除去工程も省略できる。
これまではｎチャネルの切り込み型絶縁ゲート静電誘
導トランジスタについて述べてきたが、ドレイン領域及
びソース領域の導電型をｐ型としたｐチャネル切り込み
型絶縁ゲート静電誘導トランジスタの場合も同様であ
る。
導トランジスタについて述べてきたが、ドレイン領域及
びソース領域の導電型をｐ型としたｐチャネル切り込み
型絶縁ゲート静電誘導トランジスタの場合も同様であ
る。
第４図は従来の切り込み型絶縁ゲート静電誘導トラン
ジスタによる相補型集積回路と本発明の低抵抗電極を用
いた切り込み型絶縁ゲート静電誘導トランジスタによる
相補型集積回路の消費電流と印加電圧との関係を31段の
リング発振器を用いて評価した結果を示す。本発明に於
いてはコンタクト抵抗が低減されているのでコンタクト
部での電圧降下を減らすことができ、同じ電流を流すの
にずっと少ない印加電圧で済むことがわかる。
ジスタによる相補型集積回路と本発明の低抵抗電極を用
いた切り込み型絶縁ゲート静電誘導トランジスタによる
相補型集積回路の消費電流と印加電圧との関係を31段の
リング発振器を用いて評価した結果を示す。本発明に於
いてはコンタクト抵抗が低減されているのでコンタクト
部での電圧降下を減らすことができ、同じ電流を流すの
にずっと少ない印加電圧で済むことがわかる。
第５図は従来の切り込み型絶縁ゲート静電誘導トラン
ジスタによる相補型集積回路と本発明の低抵抗電極を用
いた切り込み型絶縁ゲート静電誘導トランジスタによる
相補型集積回路の伝播遅延時間と印加電圧との関係を31
段のリング発振器を用いて評価した結果を示す。前述の
結果を反映して、高速化が達成されているばかりでなく
例えば同じ100psecの伝播遅延時間を得るのに、従来の
ものと比べて約半分の印加電圧で済んでおり、消費電力
は約1/4になる。
ジスタによる相補型集積回路と本発明の低抵抗電極を用
いた切り込み型絶縁ゲート静電誘導トランジスタによる
相補型集積回路の伝播遅延時間と印加電圧との関係を31
段のリング発振器を用いて評価した結果を示す。前述の
結果を反映して、高速化が達成されているばかりでなく
例えば同じ100psecの伝播遅延時間を得るのに、従来の
ものと比べて約半分の印加電圧で済んでおり、消費電力
は約1/4になる。
（発明の効果） このように本発明の低抵抗電極を有する切り込み型静
電誘導トランジスタはゲート直列抵抗のみならず、コン
タクト抵抗やソース、ドレインの直列抵抗をも改善でき
るので伝播遅延時間を短縮できると共に消費電力を低減
できる。従って工業的価値は大きい。
電誘導トランジスタはゲート直列抵抗のみならず、コン
タクト抵抗やソース、ドレインの直列抵抗をも改善でき
るので伝播遅延時間を短縮できると共に消費電力を低減
できる。従って工業的価値は大きい。
第１図は本発明の低抵抗電極を有する切り込み型絶縁ゲ
ート静電誘導トランジスタの一実施例を示す断面図、第
２図は本発明の低抵抗電極を有する切り込み型絶縁ゲー
ト静電誘導トランジスタの製造方法の一例を示す断面
図、第３図は本発明の低抵抗電極を有する切り込み型絶
縁ゲート静電誘導トランジスタの製造方法の他の一例を
示す断面図、第４図は本発明に係る切り込み型絶縁ゲー
ト静電誘導トランジスタの相補型集積回路の消費電流と
印加電圧の関係の一例を従来と比較して示す特性図、第
５図は本発明に係る切り込み型絶縁ゲート静電誘導トラ
ンジスタの相補型集積回路の伝播遅延時間と印加電圧の
関係の一例を従来と比較して示す特性図、第６図は従来
の切り込み型絶縁ゲート静電誘導トランジスタの断面図
である。 10……シリコン基板、10′……Ｕ字型溝、11……ゲート
絶縁膜、12……多結晶シリコンゲート電極、14,14′…
…低抵抗電極、15……高不純物密度領域、17……酸化膜
のスペーサ。
ート静電誘導トランジスタの一実施例を示す断面図、第
２図は本発明の低抵抗電極を有する切り込み型絶縁ゲー
ト静電誘導トランジスタの製造方法の一例を示す断面
図、第３図は本発明の低抵抗電極を有する切り込み型絶
縁ゲート静電誘導トランジスタの製造方法の他の一例を
示す断面図、第４図は本発明に係る切り込み型絶縁ゲー
ト静電誘導トランジスタの相補型集積回路の消費電流と
印加電圧の関係の一例を従来と比較して示す特性図、第
５図は本発明に係る切り込み型絶縁ゲート静電誘導トラ
ンジスタの相補型集積回路の伝播遅延時間と印加電圧の
関係の一例を従来と比較して示す特性図、第６図は従来
の切り込み型絶縁ゲート静電誘導トランジスタの断面図
である。 10……シリコン基板、10′……Ｕ字型溝、11……ゲート
絶縁膜、12……多結晶シリコンゲート電極、14,14′…
…低抵抗電極、15……高不純物密度領域、17……酸化膜
のスペーサ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−131584（ＪＰ，Ａ) ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ ｓ，ｖｏｌ．29［４］，Ｓｈｉｂａｔａ ｅｔ ａｌ．：”Ａｎ Ｏｐｔｉｍａｌｌ ｙ ＤｅｓｉｇｎｅｄＰｒｏｃｅｓｓ ｆ ｏｒ Ｓｕｂｍｉｃｒｏｍｅｔｅｒ ＭＯ ＳＦＥＴ"
Claims (2)
- 【請求項１】シリコン基板の一主表面にＵ字型の溝を有
し、前記主表面並びに前記Ｕ字型の溝の底部にそれぞれ
主電極を有し、かつ前記Ｕ字型に溝の側壁に薄い絶縁膜
ならびに多結晶シリコンの制御電極を有する構造におい
て、前記Ｕ字型の溝の底部の主電極に接する前記多結晶
シリコンの制御電極の側壁下方の一部及び前記主表面の
主電極に接する前記多結晶シリコンの制御電極の上部に
絶縁膜のスペーサを有し、前記多結晶シリコンの制御電
極の側壁の一部及び前記主電極上に高融点シリサイドを
形成したことを特徴とする切り込み型絶縁ゲート静電誘
導トランジスタ。 - 【請求項２】シリコン基板の一主表面にＵ字型の溝を掘
込む工程と、前記Ｕ字型の溝の側壁に薄い絶縁膜を形成
する工程と、多結晶シリコン膜とシリコン窒化膜の２層
膜を堆積する工程と、前記２層膜を連続した異方性プラ
ズマエッチングによって前記Ｕ字型の溝の側壁にのみ残
す工程と、前記多結晶シリコン膜の増速酸化と前記シリ
コン窒化膜をマスクとした選択酸化を同時に行ない酸化
膜を形成する工程と、前記酸化膜を所定の厚さ除去して
前記多結晶シリコン膜の側壁下部並びに上部の一部に酸
化膜を残す工程と、前記シリコン窒化膜を除去する工程
と、高融点金属膜を堆積する工程と、シリコン基板並び
に多結晶シリコン膜上の高融点金属膜のみを選択的にシ
リサイド化する熱処理工程を含んだことを特徴とする特
許請求の範囲第一項記載の切り込み型絶縁ゲート静電誘
導トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045293A JPH0821715B2 (ja) | 1989-02-28 | 1989-02-28 | 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 |
| US07/483,740 US5060029A (en) | 1989-02-28 | 1990-02-23 | Step cut type insulated gate SIT having low-resistance electrode and method of manufacturing the same |
| NL9000460A NL9000460A (nl) | 1989-02-28 | 1990-02-27 | Statische inductietransistor met geisoleerde poort van het trapsnedetype en werkwijze voor het vervaardigen daarvan. |
| DE4006299A DE4006299C2 (de) | 1989-02-28 | 1990-02-28 | Stufenförmig geschnittener statischer Influenztransistor (SIT) mit isoliertem Gate und Verfahren zu seiner Herstellung |
| US07/747,699 US5169795A (en) | 1989-02-28 | 1991-08-20 | Method of manufacturing step cut type insulated gate SIT having low-resistance electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045293A JPH0821715B2 (ja) | 1989-02-28 | 1989-02-28 | 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226773A JPH02226773A (ja) | 1990-09-10 |
| JPH0821715B2 true JPH0821715B2 (ja) | 1996-03-04 |
Family
ID=12715268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1045293A Expired - Fee Related JPH0821715B2 (ja) | 1989-02-28 | 1989-02-28 | 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821715B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147151A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63131584A (ja) * | 1986-11-21 | 1988-06-03 | Res Dev Corp Of Japan | 切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法 |
| JP2525169B2 (ja) * | 1987-02-25 | 1996-08-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
-
1989
- 1989-02-28 JP JP1045293A patent/JPH0821715B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，ｖｏｌ．２９［４，Ｓｈｉｂａｔａｅｔａｌ．："ＡｎＯｐｔｉｍａｌｌｙＤｅｓｉｇｎｅｄＰｒｏｃｅｓｓｆｏｒＳｕｂｍｉｃｒｏｍｅｔｅｒＭＯＳＦＥＴ" |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02226773A (ja) | 1990-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |