JPH02226812A - プログラム可能な論理装置 - Google Patents

プログラム可能な論理装置

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JPH02226812A
JPH02226812A JP1329790A JP32979089A JPH02226812A JP H02226812 A JPH02226812 A JP H02226812A JP 1329790 A JP1329790 A JP 1329790A JP 32979089 A JP32979089 A JP 32979089A JP H02226812 A JPH02226812 A JP H02226812A
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coupled
cell
input
eprom
memory
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JP1329790A
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Michael J Allen
マイケル・ジエイ・アレン
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Intel Corp
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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    • H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラム可能な論理装置の分野に関するもの
であｐ１更に詳しくいえばＥＰＲＯＭプレイの性能向上
に関するものである。
〔従来の技術〕
消去可能かつプログラム可能か読出し専用メモリ（ＥＦ
ＲＯＭ）が良く知られている。最近、ＥＰＲＯＭ装置が
プログラム可能な論理プレイに組合わされて、プログラ
ム可能な論理装置（ＰＬＤ）として−般に知られている
装置が構成されるように々つ九。
多くの場合に、ＰＬＤは消去可能でもあるから、ＰＬＤ
は消去可能でかつプログラム可能な論理装置（ＥＰＬＤ
　）と呼ばれてきた。
一般に、各装置の九めのメモリ素子はプレイに構成され
、ＰＬＤへの各入力は反転入力と非反転入力に分けられ
る。各入力はメモリアレイマトリックスの一対の行線を
形成する。行線は典型的には語線と呼ばれる。メモリセ
ルの各列は列線によりー緒に結合される。列線は典型的
にはビット線と呼ばれる。アレイのそれらのビット線は
メモリアレイから出力を供給するために用いられる。し
九がって、それらのビット線の出力はノアゲートの出力
であるが、プール変換を介してｎ項積項と呼ばれる。次
に、それらの積出力は論理和をとられてそれらの積出力
の和を生ずる。入力端子が種々の行線に設けられるメモ
リアレイを用いる技術と、プレイの列からの積出力を加
え合わせる技術とは従来の技術において周知である。そ
れらの技術は米国特許第４，６０９，９８６号、第４，
６１７，４７９号、第４，１２４，８９９号の明細書に
記載されている。
各種のＰＬＤが従来知られているが、それらのＰＬＤ　
は、ｌＰＲＯＭセルをアクセスするために入力線を結合
することを要する。一般に、入力線は浮動ケー）　ＥＰ
ＲＯＭセルの制御ゲートへ結合され、セルの出力は、浮
動ゲートのプログラムされ次状態ま次はプログラムされ
ていない状態（消去状態）と、消去状態にある時は入力
信号の状態とに依存する。メモリアレイの入力端子から
出力端子へ信号路がたどられるものとすると、ＥＰＲＯ
Ｍセルはその信号路内に含まれることに注目されたい。
すなわち、入力信号は、ＰＬＯから出力を得ることがで
きる前にＥＰＲＯＭをアクセスしなければならない。信
号路中にｌＰＲＯＭセルに存在するとＰＬＤの性能、と
くに速度と電力の性能が阻害される。
こうなる理由は、出力を得ることができる前に、与えら
れたＥＦＲＯＭをアクセスする必要があること、および
制御ゲートに入力信号が存在した後でのみＥＰＲＯＭセ
ルをアクセスできることである。
ＰＬＤ　の信号路からメモリセルを除くことができるな
らば、ＰＬＤの性能を向上できることがわかる。
〔課題を解決するための手段〕
本発明は、信号路からメモリを除くことによりプログラ
ム可能な論理装置の性能を向上させるための新規なアー
キテクチャについて記述するものである。−実施例にお
いては、バッファされた信号と、その信号の補数信号を
供給するために、レベル変換器とバッファの組合わせへ
入力信号が結合される。プレイの各メモリセルの状態が
それに対応する適切なバッファの可能化を制御するよう
に、プレイのメモリが対応するノ（ンファへ結合される
。入力信号が供給される前にメモリセルを読出すことが
できるから、入力信号に応じてＰＬＯから出力を発生す
るのに要する時間が短くなる。
別の実施例においては、パン７アから一対の信号を受け
るためにマルチプレクサが結合される。
メモリセルは信号路から再び除去され、入力信号と、そ
の入力信号の補数信号との間で選択する之めにメモリセ
ルのそれぞれのマルチプレクサを制御するためにメモリ
セルの状態が用いられる。
別の実施例においては、メモリセルの状態がレジスタに
保持されるように、メモリセルの出力端子がシフトレジ
スタへ結合される。保持された情報は、バッファを可能
状態にする友めに用いられ、または先に述べた実施例の
マルチプレクサを動作させる九めに用いられる。複数の
シフトレジスタを直列に結合できる。バッファまたはマ
ルチプレクサを動作させるために外部プログラミング信
号をシフトレジスタに結合できる。シフトレジスタを介
して外部プログラミングを用いることにより、メモリセ
ルを実際にプログラミングすることなしにＰＬＤ　にプ
ログラムされたセルの状！ｌ１ｐＬ。
にエミュレートさせることができる。
最後に、バッファ操作を行う部品が、メモリアレイへの
入力端子の所の代シにメモリセルの場所に直接置かれる
ように、分布バッファ技術が用いられる。
以下に、信号路からメモリセルを除くことによりプログ
ラム可能な論理装置（ＰＬＤ　）の性能を向上させる新
規なアーキテクチャについて説明する。
本発明を完全に理解できるようにするために、以下の説
明においては、特定のメモリセルおよび回路部品等のよ
うか特定の事項の詳細について数多く述べである。しか
し、そのような特定の詳細事項なしに本発明を実施でき
ることが画業者には明らかであろう。その他の場合には
、本発明を不必要に詳しく説明して本発明をあいまいに
しないようにするために、周知の回路は詳しく説明しな
い。
〔実施例〕
ＰＬＤ　の基本的な部品を示すブロック図が示されてい
る第１図を参照する。メモリアレイ１０への入力端子と
して複数の入力端子Ｉ０〜Ｉｎ　が結合される。各入力
端子！。〜Ｉ、が信号をマトリックスの行線へ供給する
ように、マトリックスプレイ状に配置された複数のメモ
リセルでメモリアレイ１０が構成される。メモリセルの
出力端子はそれの適切な列線へ結合され、それらの列線
は検出増幅器１１へ結合される。検出増幅器１１は列か
らの出力を検出し、列線の状態に対応する出力を供給す
る。検出増幅器１１の出力は各種の方法で用いられる。
典型的なＰＬＯにおいては、検出増幅器１１からの出力
がマクロセル１２へ結合される。
典型的には、各マクロセル１２は、通常は論理和される
所定数の積項（ｐ項）、に応答して積項の和を供給する
。マクロセル１２からの出力はＰＬＤへ外部で結合され
、メモリセル１０へ帰還入力を供給するためにメモリア
レイ１０へ結合される。
第４図にはマクロセル１２が４つだけ示されているが、
実際の数は設計上の選択の問題であり、メモリアレイ１
０のサイズとメモリアレイ１０のｐ項の群化とに依存す
る。検出増幅器１０とマクロセル１２との動作は周知で
ある。
次に、複数のメモリセル２Ｔで構成され、典型的にはメ
モリアレイ１０で構成される従来の回路２０の一部が示
されている第２図を参照する。従来の回路２０において
は、各入力！。〜Ｉｎがレベル変換器２１への入力とし
て結合される。第２図に示されているレベル変換器２１
はインバータでもある。レベル変換器２１の出力端子は
反転バッファ２２の入力端子と非反転バッファ２３０入
力端子へ結合される。各入力端子のために一対の行線を
供給するために、各バッファ２２ま九は２３の出力端子
がそれぞれの行線へ結合される。次とえば、入力Ｉ。に
対して、それの対応するバッファ２２の出力がメモリア
レイの行Ｏ・線へ供給され、バッファ２３の出力が行Ｏ
／線へ供給される（記号／ｌ−ここでは補数を示す究め
に用いる）。通常は、行線はその行のＥＰＲＯＭセルの
制御ゲートへ結合される。更に、はとんどのメモリアレ
イは、入力信号の補数に関連する別の行線を有する。そ
の別の行線は、この場合には、バッファ２３の出力端子
へ結合される行線として示されている。
第２図においては初めの２段と終段だけが示されている
。初段は入力端子Ａを有するものとして示され、第２段
は入力端子Ｂｌ有するものとして示されている。また、
第２図の回路２０は列０のそれらのメモリセル２４だけ
を示す。列０のメモリセル２４の出力端子は全て線２６
へ一緒に結合される。その線２６はピント線と一般に呼
ばれる。
列０の全てのメモリセル２４を一緒に結合すると全ての
入力と、それらの入力の補数入力の全てとのプール・ア
ンド機能が得られる。第２図の例においては、ｌＰＲＯ
Ｍセル３０は行０１列Ｏの位置を示すが、ＥＰＲＯＭセ
ル３１は行Ｏの補数、列Ｏの位置を示す。ＥＰＲＯＭセ
ル３２は行１、列０の位置を示し、ＥＰＲＯＭセル３３
は行１の補数、列０位置を示す。入力端子ＡとＢに対す
るメモリセルの列を示す等価０Ｍ０８回路が第３図に示
されている。
次に動作を説明する。セル２４の列を形成する各ＥＰＲ
ＯＭセル２７は、装置がプログラミング中にプログラム
され、または消去されたままである。
与えられたセル２７が消去されている状態すなわちプロ
グラムされていない状態にあるものとすると、そのセル
２７の導通と非導通は、それの制御ゲートへ加えられる
入力信号の状態に依存する。
しかし、与えられたＥＰＲＯＭセル２Ｔがプログラムさ
れた状態にあるものとすると、そのセルは導通状態にさ
れない。し友がって、それらの消去されたセルだけが、
それの制御ゲートへ加えられた入力信号に応答する。Ｅ
ＦＲＯＭ　２７の動作は周知である。
入力信号の状態と、与えられたビット線２６へ結合され
ている各ＥＰ　ＲＯＭセルの格納されている状態とに依
存するある出力を従来の回路２０がそのビット線へ供給
することに注目すべきである。
また、与えられたＥＰＲＯＭセル２７がメモリアレイの
実際の信号路中にあることにも注目すべきである。次と
えば、入力Ｉ。に対応する回路２００部分を調べると、
ＥＰＲＯＭ　３０と３１が実際の信号路に存在すること
がわかる。すなわち、入力線Ｉｏに信号人が存在すると
、その信号は、ｌＰＲＯＭセル３０と３１の少くとも一
方からの出力をビット線２６へ供給できる前に、その信
号ＡはＥＰＲＯＭ３０．３１の制御ゲートへ加えられる
。入力信号の九めにＥＰＲＯＭ　３０と３１の少くとも
一方の導通状態を変えねばならないとすると、そのメモ
リセルから適切な出力を供給できる前に、セルのトラン
ジスタがそれの状態を、非導通状態から導通状態という
ように、変えねばならない。トランジスタの状態を導通
状態から非導通状態へ、またはその逆に変えるためにい
くらかの時間を要する。
ビット線２６の電圧の振れがより高い電圧とアース電位
の間で振れさせられるならば、その状態変化に要する時
間が大幅に長くなることがある。すなわち、５ボルトと
アース電位の間の振れに要する時間は、１５ボルトとア
ース、電位の間の振れに要する時間より短い。更に、与
えられ次列のある数のセルが同時に導通し次とすると、
ビット線２６にかなりの電流が流れ出すことがあや、そ
の結果として、検出増幅器がそれの定常状態へ復帰でき
るまでの時間が長くなる。
メモリセル２７の応答時間を短くする友め、し九がって
、ＰＬＤの全体の速度を高くするために、回路２０のよ
うな従来の回路はビット線をドライブする電流ドライバ
の使用を実現した。＃！２図において、電流ドライバ２
９が電源ｖＣＣとビット線２６の間に結合されている様
子が示されている。
典型的にはトランジスタ装置である電流ドライバ２９は
、装置の高速動作モード中に定常電流を供給するために
オン状！１４ｔ−維持する。定常状態の下においては、
ビット線は所定のバイアス点へバイアスされる。メモリ
セルが導通状態になると、ビット線２６へ結合されてい
る検出増幅器はそのバイアス点からの変化をビット線２
６における状態変化として検出する。しかし、この技術
には大きな欠点がある。より高速の動作を行うことがで
きるが、電流ドライバ２９が連続して動作するからＰＬ
Ｄ　のために非常に大きい電流を必要とする。
この電流増加はより多くの電力と付加電力を消費する必
要があることを意味する。
次に、ＥＦＲＯＭセル２７ｍを信号路から除去する本発
明のアーキテクチャが示されている第４図を参照する。
ＥＰＲＯＭ　３０ａ、３１ａ、３２ａ、３３ａは第２図
と第３図に示すＥＰＲＯＭセル３０〜３３に等しいが、
添字ａをつけて表す。しかし、第４図の回路においては
、各ｌＰＲＯＭセルの制御ゲートへは５ボルトのような
電圧が供給される。その電圧は、そのセルが消去されて
いるならば、そのセルを導通状態にする。レベル変換器
／バッファ（以下、単にバッファと記す）３７または３
８を可能状態にするために、種々のセル２７＆の出力端
子はビット線ではなくてそれぞれのバッファ３７または
３８へ結合される。各人カニ。−１ｎ　（ｉ４図にはＩ
。
！、だけが示されている）が反転レベル変換器／バッフ
ァ３Ｔへ結合され、各入力は非反転レベル変換器／バッ
ファ３８へも結合される。バッファ３７と３８は別々の
レベル賢換器および別々のバッファで構成できる。バッ
ファ３７．３８の出力端子は、同じ列の他のバッファ３
７．３８からの出力端子とともにビット線２６ｍへ結合
される。第４図に示す回路においては、各出力端子対は
一緒に結合され、それからアンドゲートの入力端子とし
て結合される。そのアンドゲートはそれの入力端子へ供
給される全ての項の論理積をとる。第４図において、２
つの入力！。と１１が出力端子においてアンドゲート３
５により組合わされて、信号ＡとＢに対する演算子論理
を決定するための積項を供給する。
各ＥＰＲＯＭセル２７ｍが消去されている時だけ、バッ
ファ３７または３８を可能状態にするために、各ＥＰＲ
ＯＭセル２７ａはバッファ３７または３８へ結合される
。たとえば、第４図において、バッファ４１はセル３０
ａの状態により可能状態にされ、バッファ４２はセルａ
ｔａの状態により可能状態にされる。Ａが入力Ｉ。とし
て示されている。セル３０ａの消去された状態のために
バッファ４１が可能状態にされたとするとＡ／が出力端
子に現われ、セル３１ｍの消去された状態のためにバッ
ファ４２が可能状態にされたとするとＡが出力端子に現
われる。メモリセル３０ｍと３１＆がプログラムされた
とすると、入力信号は出力に対して何の作用も及ぼさな
い。何らかの理由でメモリセル３０＆と３１ｍが消去状
態にあるとすると、２つの直列ｐ形トランジスタ３９ｍ
、３９ｂが導通状態にあるためにバッファ４１．４２の
出力線が引下げられる。トランジスタ３９ｍ、３９ｂの
ゲートはメモリセル３０ｍ、３１ｍへそれぞれ結合され
る。各入力に対する各メモリセル対は同等に動作する。
アンドゲート３５を使用することにより、論理積をとら
れる所定数の入力が選択される。
第４図にはＥＰＲＯＭ　２７＆だけが示されておｐ１図
示を簡単にするためにそれの負荷トランジスタは示して
いないことに注目すべきである。しかし、！４図および
後の図に示されているｌＰＲＯＭセルは正しく動作する
ために負荷トランジスタを必要とする。それらの負荷ト
ランジスタは第３図に装置２９として示され、第８図に
は装置６１として示されている。
本発明のアーキテクチャは装置の信号路からｌＰＲＯＭ
　メモリセル２７＆を除くことがわかるゆすなわち、各
ｌＰＲＯＭセル２７ｍはそれぞれのバッファ３Ｔまたは
３８の可能化を制御する。ＥＰＲＯＭセル２７＆は信号
路から除かれるから、メモリアレイの入力端子に入力信
号が供給される前に、各ＥＰＲＯＭはそれのそれぞれの
バッファ３７またけ３８の可能化または不能化を行うこ
とができる。
七れから、与えられた入力線！。−Ｉｎ　に入力が供給
されると、ビット線２６ａへ正しい出力を供給するため
に、それぞれのバッファを介してそれを結合する必要が
あるだけである。入力信号が供給される前にＥＰＲＯＭ
セル２７ｍをアクセスできるから速度を高くできる。
次に、本発明を実施する別の回路４０が示されている第
５図を参照する。各入力端子は、第４図の回路と同様に
、バッファ３７．３８へ結合される。第５図にはただ２
つの入力Ｉ０と工、が示されているが、入力の実際の数
は純粋に設計上の選択である。各バッファ３７．３８は
入力信号を反転した出力と、反転しない出力をそれぞれ
供給する。
バッファ３７．３８の出力端子は、第４図の回路とは異
って、−緒には結合されない。その代りに、バッファ３
７．３８の各セットはマルチプレクサ（ＭＵＸ１４３へ
の入力として結合される。マルチプレクサ４３のどの入
力端子がそれの出力端子へ結合するかの選択は、それの
ＭＵＸ４３へ結合されているＥＰＲＯＭセル２７ｂの格
納されている状態により決定される。たとえば、入力Ｉ
。に対して、セル２７ｂがプログラムされた状態にある
とすると、それはＭＵＸ４Ｂ　に入力ＡまたはＡ／の１
つを選択させ、セル４７が消去された状態にあるとする
と、それは他の入力ＡまたはＡ／をそれぞれ選択する。
回路４０において、与えられた列−行位置に対してＭＵ
Ｘ４３　の動作を制御するために１つのｌＰＲＯＭセル
２７ｂが利用されることに注目されたい。ＭＵＸ４３の
出力はそれのそれぞれのアンドゲート４４への入力とし
て結合される。その出力は積項を検出増幅器へ供給する
。与えられたアンドゲート４４へ結合される入力の数は
積項の数を決定すること、およびそれは単なる設計上の
選択であることを理解すべきである。回路４０は信号路
中にマルチプレクサ４３に関して付加装置を含むが、あ
る入力と、その入力の複数の間で選択するために各ＭＵ
Ｘ４３を選択するのに２つのＥＰＲＯＭセルを必要とす
るから、ＥＰＲＯＭセルの実際の数は半分に減少させら
れたことに注目されたい。また、ＰＬＯの速度を高くす
るためにｌＰＲＯＭセル２７ｂは信号路からいぜんとし
て除されることに注目すべきである。
次に、第４図の回路の別の実施例が示されている！６図
を参照する。また、ただ２つの入力がＡおよびＢとして
示されているが、実際の数は設計上の選択の問題である
。第６図の回路４５の各入力端子はバッファ３７．３８
へ結合され、それらの入力は入力信号の反転出力と非反
転出力をそれぞれ供給する。それらの出力は一緒に結合
されて入力をアンドゲート４９へ供給する。アンドゲー
ト４９の出力はオアゲート４８への入力として結合され
る。その出力は積項の和を供給する。いくつかの等しい
アンドゲートの出力がオアゲート４８への入力として結
合される。積項の実際の構成は再び任意であり、第６図
に示されているアンドゲートの構成は単なる例である。
プール変換により他の論理ゲートが等しい論理機能を提
供できることに注目されたい。
回路４５の別の実施例は、各バッファ３７または３８を
可能状態にするために、シフトレジスタをＥＰＲＯＭセ
ル２７ｍと組合わせて用いる。第４図に示す回路とは異
って、各ＥＰＲＯＭセル２７１１をバッファ３７または
３８へ直結する代シに、ＥＰＲＯＭ２７ｍの出力はシフ
トレジスタ４９へ結合される。
すなわち、セル３０畠は出力をシフトレジスタ５゜へ供
給するために結合され、セル３１＆はシフトレジスタ５
１へ結合され、セル３２＆はシフトレジスタ５２へ結合
され、セル３３＆はシフトレジスタ５３へ結合される。
各シフトレジスタ４９の出力はそれの対応するバッファ
３１または３８へ結合される。タトえば、シフトレジス
タ５０はバッファ４１へ結合され、シフトレジスタ５１
はバッファ５２へ結合される。更に、ＥＰＲＯＭセルの
与えられた列が全て直列結合されて、シフトレジスタ５
０の出力がバッファ４１へ結合されるばかシでなく、シ
フトレジスタ５１への入力としても結合される。
シフトレジスタ５１の出力はバッファ４２と、列の次の
バッファに対する対応するシフトレジスタ等とへ結合さ
れる。列の第１のメモリセル３０＆ニ対応する最初のレ
ジスタ５０は外部入力を受け、列の最後のメモリセルに
対応する最後のレジスタは外部で使用する出力を供給す
る。各メモリ列に対して一連のシフトレジスタ４９が設
けられる。
動作時には、入力信号を供給する前にＥＰＲＯＭセル２
７ｍの出力をそれのそれぞれのバッファ３Ｔまたは３８
に保持するためにシフトレジスタ４９が用いられる。各
ＥＰＲＯＭセル２７ｍの格納されている状態は、各メモ
リセル２７ｍの出力をそれの対応するシフトレジスタ４
Ｓに保持させることにより決定される。シフトレジスタ
４９がそれの対応するメモリセル２７＆からの出力を保
持すると、各メモリセルの読出しが終らされ、読出し動
作を終了できる。すなわち、情報がシフトレジスタ４９
に保持されたとすると、メモリセル２７ｍはもはや導通
する必要はなく、全てのセルの動作を停止させることが
できる。メモリセル２７＆の動作を停止させることによ
りミ力が節約される。その保持された情報は各シフトレ
ジスタ４９からの出力として対応するバッファ３７また
は３８へ供給される。
この点で、入力信号を入力端子へ供給できる。メモリセ
ル２７ｍは信号路に再びないことに注目されたい。
保持がシフトレジスタ４９から必要とされる全てである
とすると、シフトレジスタ４９の代りにラッチを使用で
きる。しかし、この別の実施例においては、シフトレジ
スタ４９は付加目的のために用いられる。試験、評価お
よびデバッギングのようなある目的のためには、ＰＬＤ
のプログラミング動作を迅速に変更することが有利であ
ることを理解すべきである。たとえば、ＥＰＲＯＭセル
を用いる従来のＰＬＤ装置においては、装置の性能評価
を行うために、与えられたプログラミングパターンを各
種のｌＰＲＯＭセルにプログラムする必要がある。この
プログラミングパターンを変更するものとすると、セル
を消去し、それから再プログラムしなければならない。
典型的な紫外線（ＶＶ）ＩＰＲＯＭにおいては、消去し
、新しいパターンを再プログラムするために１時間かか
る。最近の７ラツシユｌＰＲＯＭセルを用いても、消去
およびパターンの再プログラムに１秒かかることがある
。
本発明の回路により、再プログラミングに要する時間を
１パターン当り１０　　秒のオーダーまでも短縮できる
。
パターンの再プログラミングに要する時間をそのように
短くするためにシフトレジスタ４９が用いられる。セル
２７ｍを再プログラミングする代りに、希望のプログラ
ミングパターンが外部から入力される。メモリセルから
の出力をエミュレートするために、情報はレジスタ列４
９に直列に桁送りされる。メモリセル２７ａを再プログ
ラミングする代りに、情報は各シフトレジスタに保持さ
れる。
この保持動作が終ると、回路４５は、メモリセル２７ａ
がプログラムされるかのように、入力信号に応答する。
ＥＰＲＯＭセルの消去とプログラミングよりはるかに速
くシフトレジスタは動作するから、速度性能が得られる
。
更に、回路４５のｌＰＲＯＭセル２７ｍとシフトレジス
タ４９の構成は、与えられたメモリセルから保持され、
かつ後で異なる行の列素子に対応するバッファへ加えら
れた情報を密送シすることもできる。また、直列結合さ
れているシフトレジスタ４９の列がメモリセルの各列の
ために設けられることも理解すべきである。更に、シフ
トレジスタ列中の最後のシフトレジスタの出力端子は出
力を装置の外部へ供給できる。その出力は、ｌＰＲＯＭ
セル２７ｍに格納されている情報に対応するデータ列を
供給する。
次に、第５図に示されている回路４０のシフトレジスタ
の構成が示されている第７図を参照する。
レベル変換器／バッファ３７．３８と、ＭＵＸ４３と、
アンドゲート４４とは第５図に示されている回路５に含
まれているそれらの素子とそれぞｎ等しく機能する。し
かし、回路５５においては、ＭＵＸ４３がＥＰＲＯＭセ
ル２７ｂへ直結される代りにＥＰＲＯＭセル２７ｂの出
力がシフトレジスタ４９ｂに保持される。ｌＰＲＯＭ　
２７ｂとシフトレジスタ４９ｂは第６図に示されている
同じ部品と等しく機能する。しかし、第７図においては
、回路におけるのと同様に、ＭＵＸ４３　を制御するた
めに１つのＥＰＲＯＭセルだけが用いられる。ＥＰＲＯ
Ｍセル２７ｂの出力はそれの対応するシフトレジスタ４
９ｂに保持される。それは、各ＭＵＸ４３　の２つの入
力のうち、それの出力端子へ結合すべき１つの入力を選
択する。
第６図の回路と同様に、外部入力をシフトレジスタへ供
給できる。シフトレジスタ４９ｂへ供給すれた外部入力
により、個々のｌＰＲＯＭセル２７ｂにプログラミング
情報を格納する必要なしに、より高速のプログラミング
動作を行うことができる。また、アンドゲート４４が４
つの入力端子を有するものとして示されているが、積項
を形成する入力の実際の数は設計上の選択の問題である
。
次に、第６図の回路４５を相補金属−酸化物一半導体（
ＣＭＯＳ　）回路で構成した例を示す第８図を参照する
。回路６０は１つの信号路、図示の例ではＡｏに対応す
る部品だけを示す。電圧ｖｃｅと、。
この場合にはアースであるｖ、、の間で、ＥＰＲＯＭメ
モリセル２７ｂと直列にｐ形トランジスタ６１が結合さ
れる。そのトランジスタ６１とセル２７ｂはクロック制
御される０ＭＯ８）ランジスタ対として動作する。クロ
ック信号φ２がトランジスタ６１のゲートと７リツプ７
０ツブ６２の負荷入力端子とへ加えられる。メモリセル
２７ｂの出力端子（メモリセル２７ｂのドレインにある
）はＤＬ入方とじてＤ形７リツプフロツプ６２へ結合さ
れる。フリップ７０ツブ６２はφ２によりロードされる
ラッチとして動作するが、それのＤＢ入方端子は前段の
入力端子へ結合され、それの出力端子は次段のＤ８入力
端子へ結合されて、Ｄ形７リツプフロツプ６２がシフト
レジスタとして動作できるようにする。第２のクロック
信号φ１がＤ形フリップ７０ツブ６２へ結合されて、そ
のフリップ７０ツブをクロック制御する。
トランジスタ６３〜６６はＭＵＸ　４３　　として動作
する。トランジスタ６３と６５はｎ形であり、トランジ
スタロ４と６６はｐ形である。トランジスタ６３と８４
は一緒に導通状態になって、信号人を送ることができる
ようにする。トランジスタ６５と６６は交互に導通して
信号Ａ／を出力端子へ結合できるようにする。レジスタ
６２の非反転出力端子がトランジスタ６３．６６のゲー
トへ結合される。レジスタ６２の反転入力端子がトラン
ジスタ６４．６５のゲートへ結合される。したがって、
動作時には、非反転出力Ｑが高いとするとトランジスタ
６３と６４が導通し、他の状態ではトランジスタ６５．
８６が導通する。
動作時には、クロック信号φ２が低くなると、メモリセ
ル２７ｂに格納されている情報が用いられる。メモリセ
ル２７ｂは消去状態にあれば導通し、プログラムされて
おれば導通しない。メモリセル２７ｂの出力が安定させ
られると、クロック信号φ２はその情報をレジスタ６２
に保持させる。そうすると、メモリセル２７ｂに格納さ
れている情報の読出しを継続するためにはクロック信号
φ２を高い状態に保つ必要はない。レジスタ６２に保持
されている情報は一対の０ＭＯ８）ランジスタロ３−６
４または６５−６６を導通させて、信号ＡまたはＡ／を
通させる。
次に、第１図に示されているメモリアレイ１０に等しい
メモリアレイ１０＆が示されている第９図を参照する。
このメモリアレイ１０ｍは、列７１に並べられた複数の
メモリセル２７ｃを有する。従来のアーキテクチャ、た
とえば第２図の回路２０においては、ただ１組のレベル
変換器２１およびバッファ２２．２３が工。のような名
人力線のために用いられる。バッファ２２，２３の出力
端子がそれぞれの行線７２．７３へ結合される。それら
の後練は対応するセル行へ結合される。この従来技術は
本発明の回路により容易に実現できるが、第１０図に用
いる別のアーキテクチャが用いられる。
次に、列７１ａに配置された複数のメモリセル２７ｄを
有するメモリアレイｔＯｂが示されている第１０図を参
照する。入力線Ｉ。が各列７１ａ内の対応するメモリセ
ル２７ｄの行へ結合される。しかし、との別のアーキテ
クチャでは、バッファ３７．３８が各メモリセル領域Ｔ
４に分布されるから、第９図に示されているような完全
な行線のために一対のバッファを有する代りに、第１０
図のアーキテクチャは、破線７５で示すように各メモリ
場所７４にバッファ３７．３８を含む。第１０゛図に示
す分布アーキテクチャは、第９図に示す２本の行線７２
゜７３ではなくて、１本の行線７６を要する。この分布
により、行線の数が減少することと、各メモリ場所Ｔ４
に異なるバッファ構成を設けることができるという利点
が得られる。好適な実施例ではバッファ３７と３８を分
布させ、かつＭＵＸ４３　とシフトレジスタ４ｇを用い
るならばそれらの装置も分布させるが、本発明を実施す
るために従来の２本の線７２と７３を用いる技術を容易
に実現できることを理解すべきである。
本発明のアーキテクチャを用い、　ＥＰＲＯＭセルをそ
れの信号路から除いた特定のＰＬＤについて説明したが
、この技術は他の装置で容易に実現でき、ＰＬＯに限定
されるものではないことを理解すべきである。更に、説
明したメモリセルのためにＥＦＲＯＭ以外のメモリ装置
を容易に使用できる。
ま九、第４図乃至第７図に示すＥＰＲＯＭセルは正しい
動作を行うために負荷トランジスタを必要とするが、図
面を複雑にしないために負荷トランジスタは含めなかっ
た。ＥＰＲＯＭ装置のためのそのような負荷装置は周知
である。第８図にはトランジスタ６１がＣＭＯＳトラン
ジスタとして示されている。したがって、第４図乃至第
７図においてトランジスタとして０ＭＯ８）ランジスタ
を用いるためには、負荷装置として動作させるためにｐ
形トランジスタがｖｃｃと各メモリセルの出力端子の間
に結合される。更に、第４図にトランジスタ３９ｍと３
９ｂにより示されている実施例を他の図に示す回路に容
易に用いることができる。
【図面の簡単な説明】
第１図はプログラム可能な論理装置の基本的な部品を示
すブロック図、第２図はメモリセルが信号路中にあるよ
うなメモリアレイの素子を示す従来の技術の回路図、第
３図はメモリアレイへの２入力に対する第２図の等価回
路図、第４図は信号路からメモリセルが除かれている本
発明のアーキテクチャを示す回路図、第５図は信号路か
らメモリセルが除かれ、信号路中のマルチプレクサを制
御するためにメモリセルを用いる本発明の別の実施例の
回路図、第６図はメモリセルに格納されている状態を保
持するためにシフトレジスタを用いる、第４図に示すア
ーキテクチャを示す回路図、第７図はメそリセルの状態
を保持するためにシフトレジスタを用いる、第５図に示
すアーキテクチャの回路図、第８図は第７図に示すアー
キテクチャにおいてランチを用いる１つの実施例を示す
回路図、第９図はメモリアレイへの１つの入力端子にお
ける非分布バッファ段の実施例を示す略図、第１０図は
本発明で用いられる分布バッファ技術を示すブロック図
である。 １０・・・・メモリアレイ、１１・・・・検出増幅Ｌ　
　１２・・・・マクロセル、２７ａ−ｃ・・・・メモリ
セル、３０ｍ、３１ｍ、３２ｍ、、３３ｍ　　・・・・
ＥＰＲＯＭ　セル、３７，３８．４２・・・・パン７ア
、（４９）　５０．５１，５２．５３・・７トレジスタ
。

Claims (2)

    【特許請求の範囲】
  1. （１）複数の入力端子と、それらの入力端子において動
    作する内蔵プログラムにより決定される複数の出力端子
    とを有するプログラム可能な論理装置（ＰＬＤ）におい
    て、 前記プログラムを格納する複数のメモリセルと、直列に
    配置された複数のレジスタと、 前記入力端子をバッファする複数のバッファと、を備え
    、各レジスタは、それのメモリセルの格納されている状
    態を保持するために、それの対応するメモリセルへ結合
    され、各前記入力端子は少くとも１つの前記バツフアへ
    結合され、前記バッファの可能化は前記対応するメモリ
    セルの前記格納されている状態により決定されるように
    、各前記バッファはそれの対応するメモリセルへもそれ
    の対応するレジスタを介して結合されることを特徴とす
    るプログラム可能な論理装置。
  2. （２）複数の入力端子と、それらの入力端子において動
    作する内蔵プログラムにより決定される複数の出力端子
    とを有するプログラム可能な論理装置（ＰＬＤ）におい
    て、 前記プログラムを格納する複数のメモリセルと、直列に
    配置された複数のレジスタと、 前記入力端子をバッファする複数のバッファと、前記入
    力端子およびそれの補入力端子を受けるために対応する
    一対のバッファへおのおの結合される複数のマルチプレ
    クサ（ＭＵＸ）と、 を備え、各レジスタは、それのメモリセルの格納されて
    いる状態を保持するために、それの対応するメモリセル
    へ結合され、各前記入力端子は一対の前記バッファへ結
    合され、前記一対はインバータと非インバータであり、
    前記入力端子と補入力端子の間の選択が前記対応するメ
    モリセルの前記格納されている状態により決定されるこ
    とを特徴とするプログラム可能な論理装置。
JP1329790A 1988-12-30 1989-12-21 プログラム可能な論理装置 Pending JPH02226812A (ja)

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