JPH0222766A

JPH0222766A - 情報処理装置

Info

Publication number: JPH0222766A
Application number: JP17185388A
Authority: JP
Inventors: Yoshio Oshima; 大島　喜男
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1990-01-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、情報処理装置に係り、特に、ベクトル化され
たオペランドデータをベクトルエレメントとして定義し
、このエレメントを連続的に処理するベクトル演算を行
う情報処理装置に関する。

〔従来の技術〕

ベクトル演算を行う情報処理装置に関する従来技術とし
て、例えば、米国特許第４１２８８８０号明細書等に記
載された技術が知られている。この従来技術は、ベクト
ルエレメントを格納するベクトルレジスタを主記憶装置
と演算器との間に備えて、ベクトルレジスタに登録され
たベクトルエレメントを、オペランドデータとしてベク
トル演算命令によって処理するものである。

また、他の従来技術として、例えば、特開昭６１２９０
５７０号公報等に記載された技術が知られている。この
従来技術は、ベクトルエレメントかベクトルレジスタの
格納領域を越える場合に、ベクトルエレメントを分割す
ることにより、ベクトルエレメントをベクトルレジスタ
で取り扱い可能な範囲として、ベクトル演算処理を行う
ものである。

さらに、ベクトル演算処理を高速に行うための処理装置
として、ベクトル演算専用に開発されたスーパーコンピ
ュータが、近年、その処理性能が高速であることにより
注目されている。この種スーパーコンピュータの機能１
機構に関しては、Ｃ０ＭＰＵＴＲ０Ｌ、１９８７年、ｐ
Ｊｏ、２０（コロナ社発行）にその全容が記載されてい
る。

また、ベクトル処理にバッファ記憶を用いる方式が、例
えば、特開昭５９−１１７６６６号公報等により知られ
ている。

ベクトル演算処理の実行は、多数のベクトルエレメント
の処理を行うことが特徴であり、ベクトル演算器の高速
化とともに、いかにとぎれなく、ベクトルエレメントを
ベクトル演算器に供給できるようにするかということが
重要である。

前述のスーパーコンピュータは、ａ数のベクトル演算器
を並列に設置し、同時に動作させることにより、ベクト
ル演算器を高速化し、主記憶装置からのベクトルエレメ
ントの読み出しデータバスを複数本用意することにより
、複数のベクトルエレメントを同時に読み出すことを可
能として、とぎれなく、ベクトルエレメントをベクトル
演算器に供給できるようにしている。

また、バッファ記憶を用いる方法は、主記憶装置の読み
出し時間と、処理装置の演算処理速度との差を埋めるた
めのもので、ベクトル処理装置においても、ベクトルエ
レメントをバッファ記憶に登録して、ヘクトル演算処理
の高速化が図られている。

一方、ベクトル演算処理におけるベクトルエレメントは
、一般に大量のデータ量であり、実装しているバッファ
記憶装置の容量を越える場合も少なくない。また、ベク
トルエレメントは、規則性をもって主記憶装置内に格納
されアドレス付けされているが、主記憶装置のメモリ領
域の連続した領域にそれぞれのベクトルが格納されてい
る場合（ベクトルストライドが、“ｌ”である）と、１
つのベクトルエレメントの長さの整数倍離れた間隔をも
って格納されている場合（ベクトルストライドが、“２
”以上である）とがある。

〔発明が解決しようとする課題〕

前述のスーパーコンピュータに採用されている従来技術
は、ベクトル演算器に要求される処理性能に対応して、
主記憶装置と演算制御部との間に、複数本のデータバス
を用意する必要があり、主記憶制御部、実行制御部及び
ベクトル演算制御部の論理規模を大きく増大させてしま
うという問題点を有している。

また、主記憶装置と演算処理装置との間にバッファ記憶
装置を備える前述の従来技術は、ベクトル長（ベクトル
エレメントの数）が大きい場合、バッファ記憶装置へ主
記憶装置からベクトルエレメントを読み出す動作が、い
（つかのベクトルエレメントを処理する度に発生するた
め、このブロック転送の待ち時間により、ベクトル処理
性能が低下するという問題点を有する。さらに、この従
末技術は、１つのベクトル命令が終了した時点では、バ
ッファ記憶装置にはベクトルエレメントのみが登録され
ていることになるため、ベクトル命令の処理に続く他の
命令の実行の場合に、命令の取り出しのためのブロック
転送を、主記憶装置とバッファ記憶装置との間で実行す
る必要が生じ、一連の命令処理の性能を低下させてしま
うという問題点を有する。

一方、ベクトルエレメントが、ある間隔をもって主記憶
装置内に格納されている場合には、ベクトルストライド
が大きくなるにつれ、主記憶装置からバッファ記憶装置
へ転送した１回の転送量（ブロックサイズという）のデ
ータの中に、読み出されているベクトルエレメントが少
なくなる。

このため、バッファを用いる従来技術は、例えば、ベク
トルストライドが、ブロックサイズを越えた場合、１回
のブロック転送で主記憶部πからバッファ記ｔα装置へ
読み出されるベクトルエレメントが１つとなり、ベクト
ルエレメントを１つベクトル演算処理する度にブロック
転送が発生し、バッファ記憶装置の使用効率を低下させ
るだけでなくブロック転送に多くの処理をさくことにな
り、ベクトル処理性能を低下させてしまうという問題点
を有する。

本発明の目的は、前述した従来技術の問題点を解決し、
論理規模を大きくすることなく、ベクトルストライドの
値が大きい場合にも、高速にベクトル演算処理を行うこ
とを可能にした高性能な情報処理装置を提供することに
ある。

〔課題を解決するための手段〕

本発明によれば、前記目的は、実行制御部で用いる命令
及びオペランドデータを登録するバッファ記憶装置の外
に、ベクトル演算処理に用い、ベクトルエレメントのみ
を登録するバッファ記憶装置を別に用意し、ベクトル演
算器で１つのベクトルエレメントのベクトル演算処理を
開始したとき、次のベクトルエレメントを供給するよう
にすることにより達成される。

〔作　用〕

ベクトルエレメントを登録するためのバッファ記憶装置
は、実行制御部が用いるバッファ記憶装置とは独立に動
作している。そして、演算すべきベクトルエレメントは
、ベクトル演算命令の中で指定されるベクトル長、ベク
トルストライド及びベクトルオペランドから、それぞれ
のベクトルエレメントの演算処理を実行する前に、先行
して主記憶装置から順次読み出されて、ベクトルエレメ
ントを登録するバッファ記憶装置に登録される。

ベクトル命令の前処理（ベクトル命令の実行可否判定等
）が終了すれば、ベクトルエレメントに対する演算処理
の段階で、順次当該バッファ記憶装置の内容が読み出さ
れて、ベクトル演算処理が実行される。このベクトル演
算処理と並行して、すでに当該バッファ記憶装置に登録
されているベクトルエレメントに続く次のベクトルエレ
メントが、主記憶装置から読み出され、当該バッファ記
憶装置に登録される。

これにより、ベクトルエレメントがどのような形式で主
記憶装置内に格納されていても、高速でベクトルエレメ
ントに対するベクトル演算処理を実行することができる
。

〔実施例〕

以下、本発明による情報処理装置の一実施例を図面によ
り詳細に説明する。

第１図は本発明の一実施例の全体の構成を示すブロック
図、第２図は第１図におけるベクトル演算制御部の構成
を示すブロック図、第３図はベクトル命令の命令形式を
説明する図、第４図はベクトル命令の処理の流れを説明
するフローチャートである。第１図、第２図において、
１は主記憶部、２は記憶制御部、３は入出力制御装置、
４はコンソール、５はバッファ制御部、６は命令制御部
、７は実行制御部、８はベクトル演算制御部、９は主記
憶装置、１０は命令処理装置、１１．１４はメモリアド
レスレジスタ、１２．１５はベクトルストライドレジス
タ、１３．１６はメモリアドレス演算器、１７．２０は
ベクトル長残カウンタ、１８．２２はベクトル長現カウ
ンタ、１９．２１はセレクタ、２３．２５はデータレジ
スタ、２４゜２６はベクトルバッファ、２７．２８は入
力レジスタ、２９はベクトル演算器、３０は出力レジス
タである。

第１図に示す本発明の一実施例による情報処理装置は、
主記憶部１、記憶制御部２より成る主記憶装置９と、図
示しない入出力装置からのデータ転送あるいは入出力装
置へのデータ転送を制御する入出力制御装置３と、図示
情弗処理装置の操作を制御するコンソール４と、主記憶
部ｌの写しを登録するバッファ記憶部を制御するバッフ
ァ制御部５、演算処理の実行を行う実行制御部７及びバ
ッファ制御部を介して読み出した命令をデコードして実
行制御部７へ命令の実行指示を行う命令制御ｎ部６より
成る命令処理装置１０と、ベクトル命令の実行を行うベ
クトル演算制御部８とにより構成されている。

このように構成された情報処理装置において、命令制御
部６は、命令の処理に際し、命令アドレスとともに命令
読み出し指示を経路ｄ０を介してバッファ制御部５に送
出する。バッファ制御部５は、経路Ｃ０を介して記憶制
御部２へ、命令アドレスとともに主記憶部ｌに対する読
み出し指示を行う。

この結果、主記憶部１から読み出されたデータは、経路
ａＯ＋　　。、ｄｏを介して命令制御部６に届けられる
。命令制御部６は、読み出されてきた命令をデコードし
て、演算処理が必要であると判断すると、経路ｅ０を介
して、命令コード及び命令の実行指示を実行制御部７に
送出する。実行制御部７は、その命令コードが、主記憶
部１からのオペランドデータを必要とする命令の場合、
経路ｆｏを介して、オペランドアドレスとオペランドデ
ータの読み出し指示を、バッファ制御部５へ送出する。

バッファ制御部５は、オペランドアドレスとオペランド
データの読み出し指示により、命令読み出しの場合と同
様に、記憶制御部２を介して主記憶部ｌの読み出しを行
う。これにより、オペランドデータが主記憶部１より読
み出され、このデータは、経路ａｌｌ＋　　。＋　　ｒ
ｏを介して実行制御部７に到着する。実行制御部７は、
このオペランドデータが到着すれば、命令の実行を行い
、命令処理が終了したときに、経路ｅ０を介して命令制
御部６に命令処理終了報告を行う。命令制御部６は、こ
れを受けて、次に実行する命令コードを実行制御部５へ
再び送出する。

実行制御部７は、経路ｅ０を介して受取った命令コード
がベクトル命令であった場合、経路ｇ０を用いてベクト
ル演算器＜Ｔｎ１部８を起動する。この場合、主記憶部
１からのオペランドデータの読み出しが必要であれば、
その要求は、実行制御部７から経路ｆ０を介してバッフ
ァ制御部に送出するメモリアドレスにより行われ、読み
出されたオペランドデータは、経路ｋＯ＋　　ｋｏｌを
介してベクトル演算処理部８へ送られてくる。ベクトル
演算処理部８は、これにより所定のベクトル演算の実行
を行い、演算結果等の主記憶部ｌへの格納データがあれ
ば、経路り、を介して、実行制御部７からバッファ制御
部５への指示を行う。

次に、ベクトル演算制御部８の構成と動作について説明
するが、説明に先立って、ベクトル演算処理を行うベク
トル命令の形式及びその命令仕様について説明する。

ベクトル命令は、第３図に示すように、命令コードＯＰ
と、ベクトル長ＶＬと、ヘクトルストライド■Ｓと、第
３メモリアドレスＭＡ３と、第１メモリアドレスＭＡＩ
と、第２メモリアドレスＭＡ２とにより構成される。

このベクトル命令の仕様は、次の通りである。

ＭＡＩで示される第１メモリアドレスから始まるベクト
ルエレメントと、ＭＡ２で示される第２メモリアドレス
から始まるベクトルエレメントとを、ベクトルストライ
ド■Ｓで示されるベクトルエレメント間隔を有し、ベク
トル長ＶＬで示される数のベクトルエレメントに対して
、命令コードＯＰで示されるベクトル演算を行い、その
演算結果を、ＭＡ３で示される第３メモリアドレスから
始まるメモリ領域に格納する。

前述のような形式と仕様を有するベクトル命令は、第４
図に示すフローチャートに示す流れにより実行される。

以下、これについて説明する。

（１）前処理において、ベクトル命令が実行可能か否か
の判定、及びベクトル演算処理の開始に先立って、第３
図に示したベクトル命令形式の中で指定される、ベクト
ル長ＶＬ、ベクトルストライド■Ｓ１第１．第２及び第
３メモリアドレスＭＡ１、ＭＡ２、ＭＡ３によるオペラ
ンドの開始アドレスの、実行制御部、ベクトル演算制御
部のそれぞれのハードウェアレジスフへの初期設定を行
う（ステップ４１）。

（２）ステップ４１の終了後、ベクトル演算器を起動し
、ベクトルエレメントの演算を１つづつ実行し、ベクト
ル長ＶＬで指定される全てのベクトルエレメントに対す
るベクトル演算を終了したか否か判定する（ステップ４
２．４３）。

（３）ステップ４３でベクトル長ＶＬが“０″となって
、全てのベクトルエレメントに対する演算が終了すれば
、後処理に移り、ベクトル演算処理の実行中に、例えば
、桁あふれ等の例外条件が発生しているか否かを判定し
、例外条件が発生していないことを確認し命令を終了す
る（ステップ４４）。

前述のステップ４４において、ベクトル命令の実行が許
されていないときにベクトル命令が発行されたり、ベク
トル演算で桁あぶれが生じる等の例外条件が発生した場
合、プログラム例外として割込み処理が実行されるが、
この処理装置の割込み処理に関しては、本発明と直接関
係しないのでその説明を省略する。

ベクトル演算制御部８の構成を示す第２図において、メ
モリアドレスレジスタ１１及び１４には、それぞれ、第
３図により説明したベクトル命令のＭＡＬ、ＭＡ２で示
されるメモリオペランドアドレスが設定され、ベクトル
ストライドレジスタ１２゜１５には、同様にベクトル命
令内のベクトルストライドレジスタがセットされる。メ
モリアドレス演算回路１３．１６は、前述のメモリオペ
ランドアドレスとベクトルストライド値とに基づいて、
読み出すべきベクトルエレメントのメモリアドレスの演
算を行う。

ベクトルバッファ２４．２６は、主記憶部から読み出さ
れたベクトルエレメントがデータレジスタ２３，２５を
介して登録される記憶部であり、登録されたベクトルエ
レメントは、ベクトル演算器２９に対する入力レジスタ
２７．２８を介してベクトル演算器２９に入力され、そ
の結果は、出力レジスタ３０にセットされる。

また、ヘクトル長残カウンタ１７，２０は、ベクトルバ
ッファに登録するベクトルバッファのアドレスを示すベ
クトルエレメントの読み出し要求をまだ主記憶部へ発行
していない残りのベクトル長を示すカウンタであり、ベ
クトル長現カウンタ１８．２２は、ベクトル演算器２９
が次に実行するベクトルエレメントの位置を示すカウン
タであり、さらに、セレクタ１９．２１は、ベクトルバ
ッファ２４．２６に対するアドレス選択回路である。

第２図において、ハツチングを施して示した部分は、第
２メモリオペランドに関する部分であり、以後説明する
第１メモリオペランドに対応するハードウェアと同一の
機能を有しているので、その詳細な説明を省略する。

いま、第１図に示す情報処理装置が命令の実行を開始し
、実行制御部７がベクトル命令をデコードすると、経路
ｇ０により、第３図に示したベクトル命令の第１メモリ
アドレスＭＡＩをメモリアドレスレジスタ１１へ、ベク
トルストライド値■Ｓをベクトルストライドレジスタ１
２へ、ベクトル長ＶＬをベクトル長残レジスタ１７及び
ベクトル長現レジスタ１８にセットする指令が、実行制
御部７より、ベクトル演算制御部８に発行される。

ベクトル演算制御部８は、メモリアドレスレジスタ１１
及びベクトルストライドレジスタ１２に所定のデータを
セットした後、先頭のベクトルエレメントの読み出し要
求を、アドレス演算回路１３でのアドレス加算を行わず
に該回路１３及び経路ｈ０１を介して、読み出しアドレ
スと共に実行制御部７に送出する。なお、経路ｈｏｔは
、第１図に示す経路ｈ０に相当し、第２図内の他の経路
ｈｏｔ、ｈ（１１も同様である。実行制御部７は、この
読み出し要求を受取った後、この読み出しアドレスを再
び経路ｇｏを経由してベクトル演算制御部８へ送り返し
、この読み出し要求を受は付けたことをベクトル演算制
御部８に知らせる。ベクトル演算側ｍ部８は、この経路
ｇ０に送られるメモリアドレスを再度メモリアドレスレ
ジスタ１１にセットし、ベクトルストライドレジスタ１
２の内容とアドレス加算器１３でアドレス加算したアド
レスを、再び経路り。Ｉに送出することにより、次のベ
クトルエレメントに対する読み出し要求を実行制御部７
に発行する。以後、同様な処理を進めることにより、ベ
クトルエレメントの全ての読み出し要求が、ベクトル演
算制御部８から実行制御部７に発行される。

主記憶部ｌから読み出されたベクトルエレメントは、記
憶制御部２から経路に０１を介してベクトル演算制御部
８に転送されてくる。ベクトル演算制御部８は、最初の
ベクトルエレメントがデータレジスタ２３にセットされ
ると、ベクトル長残カウンタ１７により示されるベクト
ルバッファ２４のアドレス領域にこのベクトルエレメン
トを格納する。その後、ベクトル長残カウンタ１７の内
容は１減算される。従って、次に経路に０１を介して送
られて（るベクトルエレメントは、カウンタ１７で示さ
れるベクトルバッファ２４の別のアドレス領域に格納さ
れる。以下同様にして、主記憶装置９から順次読み出さ
れてくるベクトルエレメントは、カウンタ１７の１減算
されてゆく内容に従って、ベクトルバッファ２４のアド
レス令買域に格納される。同様に、第２オペランドに関
するベクトルエレメントは、ベクトルバッファ２６に格
納される。

一方、実行制御部７は、ベクトル命令の前処理を終了す
ると、経路ｇ０を介してベクトル演算制御部８へ演算実
行の開始を指示する。ベクトル演算制御部８は、この指
示を受けた後、ベクトル長残カウンタ１７，２０の値が
、それぞれ、ベクトル長現カウンタ１８．２２の値より
小さいことを確認した後、ベクトル長現カウンタ１８，
２２で示されるベクトルバッファ２４．２６のアドレス
領域内のベクトルエレメントを読み出し、演算のだめの
入力レジスタ２７．２８にセットする。このとき、ベク
トル長現カウンタ１８，２２の内容は、同時に１減算さ
れる。

入力レジスタ２７．２８にセットされたデータは、命令
コードＯＰにより指示される内容に応じて、ヘクトル演
算器２９内でベクトル演算が行われ、その結果が出力レ
ジスタ３０にセットされた後、経路り。、を介して、主
記憶部ｌへの格納データとして実行制御部７に送られる
。

実行制御部７は、ベクトル命令の中の第３メモリアドレ
スＭＡ３及びベクトルストライドＶＳの示す値に基づい
て、予めアドレス演算を行っておいた格納アドレスと、
前述の演算結果とを経路ｆ０に送出して、バッファ制御
部５にベクトル演算結果の格納要求を行う。

その後、前述と同様にして順次ベクトルエレメントの演
算処理が、第２図に示すベクトル長残カウンタ１７．２
０の内容が“Ｏ”になるまでベクトルエレメントの読み
出し動作を行い、ベクトル長現カウンタ１８．２２の値
が“Ｏ”になるまでベクトル演算処理を行うことにより
実行されて、全体のベクトル演算を終了し、ベクトル命
令の後処理を行って、ベクトル命令を終了する。

前述したような動作を行うベクトル演算制御部における
ベクトルバッファ２４．２６は、ベクトル長命てのデー
タ量を登録できるような記憶容量を有する必要はなく、
ベクトルエレメントの読み出し要求の発行時期から、当
れベクトルエレメントが主記憶装置から読み出され、ベ
クトルバッファへ到着する時期までに処理される数のベ
クトルエレメントが記憶可能に構成されていればよい。

また、ベクトルバッファ２４．２６は、通常使用される
バッファ記憶装置と独立に設けられてもよく、通常使用
されるバッファ記憶装置の一部を専用の領域として用い
るようにしたものであってもよく、さらには、主記憶部
より転送され登録を行う単位、すなわち、転送ブロック
単位に、シフトレジスタ群を用いて構成してもよい。ま
た、ベクトルレジスタの形式を、前述のシフトレジスタ
で構成した場合のように、所定の順序でのみ読み出しあ
るいは書込みを行うのではなく、任意の順序で読み出し
あるいは書込みを行うことができるように、ブロック単
位のデータ長で、複数に分割された領域を持つような形
式として構成してもよい。

前述した本発明の実施例は、ベクトルエレメント毎に、
ベクトル演算制御部８から実行制御部７に読み出し要求
を発行するとしたが、本発明は、複数個のベクトルエレ
メントの読み出しを、１つの読み出し要求で行うように
してもよ（、また、処理装置のバッファ記憶で用いられ
ていると同様なブロック転送を用いて、ベクトルエレメ
ントの読み出しを行ってもよい。さらに、これらの読み
出し要求を併用できるようにし、ベクトルストライドの
値によって適宜使いわけるようにすれば、ベクトルエレ
メント読み出しを効率よく行うことが可能となる。

また、もし、ベクトル演算器２９による演算結果に対す
る繰返し演算のためにベクトルレジスタが必要であれば
、第２図のベクトル演算器２９の出力側にベクトルレジ
スタを備え、該ベク）　ＪＬ／　Ｌ／レジスタ出力を、
入力レジスタ２７．２８に戻すようにすることもできる
。

〔発明の効果〕

以上説明したように、本発明によれば、長いデータ長を
有するベクトル演算処理を、ベクトルエレメントの数、
あるいは、ベクトルエレメント間隔にかかわらず、ベク
トル演算器がベクトルエレメントの演算を行う前に用意
できるため、常に、連続的にベクトル演算の実行を行わ
せることが可能となり、ベクトル演算処理性能の向上を
図ることができる。

また、本発明によれば、ベクトル演算処理のために、記
憶制御部に新たなデータバスを設置する必要がなく、論
理規模を小さくすることが可能となる。

さらに、汎用処理装置に内蔵されるベクトル処理機構は
、一般に、ベクトル長あるいはベクトルストライドの値
が大きくなるに従い、メモリスループットが小さいため
に極端に小さ（なるため、ベクトル処理性能が低下する
が、本発明によれば、このような性能低下をも回避する
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体の構成を示すブロック
図、第２図はベクトル演算制御部の構成を示すブロック
図、第３図はベクトル命令の命令形式を説明する図、第
４図はベクトル命令の処理の流れを説明するフローチャ
ートである。ｌ・・・・・・・・・上記ｔα部、２・・・・・・・・
・記憶制御部、３・・・・・・・・・入出力制御装置、
４・・・・・・・・・コンソール、５・・・・・・・・
・バッファ制御部、６・・・・・・・・・命令制御部、
７・・・・・・・・・実行制御部、８・・・・・・・・
・ベクトル演算制御部、９・・・・・・・・・主記憶制
御部、１０・・・・・・・・・命令処理装置、１１．１
４・・・・・・・・・メモリアドレスレジスタ、１２゜
１５・・・・・・・・・ベクトルストライドレジスタ、
１３゜１６・・・・・・・・・メモリアドレス演算器、
１７．２０・・・・・・・・・ベクトル長残カウンタ、
１８．２２・・・・・・・・・ベクトル長現カウンタ、
１９．２１・・・・・・・・・セレクタ、２３．２５・
・・・・・・・・データレジスタ、２４．２６・・・・
・・・・・ベクトルバッファ、２７．２８・・・・・・
・・・入力レジスタ、２９・・・・・・・・・ベクトル
演算器、３０・・・・・・出力レジスタ。第図第図べ′ワト１ノ／＃−ケ形式

Claims

【特許請求の範囲】１、命令及びオペランドデータを格納する主記憶部と、
主記憶部の内容の写しを登録するバッファ記憶部と、命
令の読み出し、実行を行う実行制御部と、ベクトル演算
処理を行うベクトル命令の実行を行うベクトル演算制御
部とを備える情報処理装置において、ベクトル命令の中
で指定される当該命令で実行するベクトルエレメントの
数と、それぞれのエレメントの間隔を示すベクトルスト
ライドの値に従つて、ベクトルエレメントの読み出し要
求を、ベクトル演算に先行して、順次主記憶部に発行し
、主記憶部からのベクトルエレメントを、ベクトルエレ
メントの登録にのみ用いるベクトルバッファの記憶領域
に登録し、ベクトル演算制御部におけるベクトル演算の
実行処理に対応して、前記ベクトルバッファの記憶領域
からベクトルエレメントを読み出すことを特徴とする情
報処理装置。２、前記ベクトルバッファは、前記バッファ記憶部の一
部をベクトルエレメントの登録にのみ用いる領域として
定義したものであることを特徴とする特許請求の範囲第
１項記載の情報処理装置。３、前記ベクトルバッファは、主記憶部より送出される
バツファへ登録するデータのブロック単位にシフトレジ
スタ群を用いて構成されることを特徴とする特許請求の
範囲第１項記載の情報処理装置。４、前記ベクトルバッファは、ブロック単位のデータ長
で、複数に分割された記憶領域により構成されることを
特徴とする特許請求の範囲第１項記載の情報処理装置。５、主記憶部への読み出し要求を、ベクトルストライド
の値に従つて、ブロック単位の読み出し要求か、ベクト
ルエレメントの長さを単位とする読み出し要求かを選択
して発行することにより行うことを特徴とする特許請求
の範囲第１項ないし第４項のうち１項記載の情報処理装
置。