JPH02227680A - Ｌｓｉテスタ - Google Patents
ＬｓｉテスタInfo
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- JPH02227680A JPH02227680A JP1047764A JP4776489A JPH02227680A JP H02227680 A JPH02227680 A JP H02227680A JP 1047764 A JP1047764 A JP 1047764A JP 4776489 A JP4776489 A JP 4776489A JP H02227680 A JPH02227680 A JP H02227680A
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- JP
- Japan
- Prior art keywords
- terminal
- dut
- signal
- comparator
- driver
- Prior art date
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- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はＬＳＩテスタに関する。詳述するとＬＳＩテス
タ本体とＤＵＴ （Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅ
５ｔ ）の間で高速信号を伝送する際、高速性の妨げに
なる伝送線路の容量の影響を軽減し高速応答できるＬＳ
Ｉテスタに関する。
タ本体とＤＵＴ （Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅ
５ｔ ）の間で高速信号を伝送する際、高速性の妨げに
なる伝送線路の容量の影響を軽減し高速応答できるＬＳ
Ｉテスタに関する。
〈従来の技術〉
ＬＳＩテスタでは、ＤＵＴの或る端子（例えばＮＯ１ビ
ン）に高速ドライバ（以下単にドライバと記す）から高
速パターン信号（高周波のパルス列信号）を加え、この
０１３１の持つ固有の機能に基づいてＤＵＴの別の端子
又は前記同一端子（Ｎ０１ビン）から出力される高速信
号を高速コンパレータ（以下単にコンパレータと記す）
で判定し、良否判別をすることが行われる。
ン）に高速ドライバ（以下単にドライバと記す）から高
速パターン信号（高周波のパルス列信号）を加え、この
０１３１の持つ固有の機能に基づいてＤＵＴの別の端子
又は前記同一端子（Ｎ０１ビン）から出力される高速信
号を高速コンパレータ（以下単にコンパレータと記す）
で判定し、良否判別をすることが行われる。
ドライバは、例えばＬＳＩテスタ本体に備えるコンピュ
ータから指令されたタイミングでパルス信号をＤＵＴへ
加えるものである。コンパレータは、例えば前記コンピ
ュータから指令された夕°イミングでＤＵＴの出力信号
を或る電圧レベルと比較しその結果を出力するものであ
る。
ータから指令されたタイミングでパルス信号をＤＵＴへ
加えるものである。コンパレータは、例えば前記コンピ
ュータから指令された夕°イミングでＤＵＴの出力信号
を或る電圧レベルと比較しその結果を出力するものであ
る。
ＬＳＩは所謂Ｉ１０ピンと呼ばれ、同一端子ピンが入力
端子にも出力端子にもなる機能を持っている。
端子にも出力端子にもなる機能を持っている。
この１１０ピンの例を２つ説明する。
く例１〉 例えば、ＮＯ１の端子ピンに或るパターンＡ
を持つパルス列信号を加えると、Ｎ０５の端子ビンから
このＬＳＩの持つ機能により生じた信号（この信号も或
るパターンＢをした信号の場合が多い）を出力する。今
度は、例えば、ＮＯ３の端子ビンにパターンＣを持つパ
ルス列信号を加えると、１１０１の端子ビンからこのＬ
ＳＩの持つ別の機能により生じた信号を出力する。この
ようにＮＯ１の端子は或る時は入力端子として動作し、
或る時は出力端子として動作する。
を持つパルス列信号を加えると、Ｎ０５の端子ビンから
このＬＳＩの持つ機能により生じた信号（この信号も或
るパターンＢをした信号の場合が多い）を出力する。今
度は、例えば、ＮＯ３の端子ビンにパターンＣを持つパ
ルス列信号を加えると、１１０１の端子ビンからこのＬ
ＳＩの持つ別の機能により生じた信号を出力する。この
ようにＮＯ１の端子は或る時は入力端子として動作し、
或る時は出力端子として動作する。
く例２〉 例えば、ＮＯ４の端子ビンに或るパターンＤ
を持つパルス列信号を加えると、このＬＳＩの持つ特有
の機能によりこのＮＯ４の端子ビンから或るタイミング
でパルス信号が出力されるものがある。この場合、ＮＯ
４の端子ビンは入力ピンから高速に出力ピンに切替わる
。このＬＳＩから出力されるパルス信号をコンパレータ
で測定する必要がある。
を持つパルス列信号を加えると、このＬＳＩの持つ特有
の機能によりこのＮＯ４の端子ビンから或るタイミング
でパルス信号が出力されるものがある。この場合、ＮＯ
４の端子ビンは入力ピンから高速に出力ピンに切替わる
。このＬＳＩから出力されるパルス信号をコンパレータ
で測定する必要がある。
以上の知く、ＬＳＩはＩ１０ビンを持っているので、ど
の端子ビンがＩ１０ビンであっても検査できるようにＬ
ＳＩテスタでは、ＬＳＩの各端子ごとにドライバとコン
パレータがベアとなった回路を接続するように構成して
いる。
の端子ビンがＩ１０ビンであっても検査できるようにＬ
ＳＩテスタでは、ＬＳＩの各端子ごとにドライバとコン
パレータがベアとなった回路を接続するように構成して
いる。
もつともこのペアとなったドライバとコンパレータが同
時に動作する場合は通常なく、ドライバが動作する時は
コンパレータはその動作を停止し、コンパレータが動作
する時はドライバの出力を“旧ＧＨインピーダンス”と
するように例えば前記コンピュータにより制御されてい
る。
時に動作する場合は通常なく、ドライバが動作する時は
コンパレータはその動作を停止し、コンパレータが動作
する時はドライバの出力を“旧ＧＨインピーダンス”と
するように例えば前記コンピュータにより制御されてい
る。
第２図、第３図にこのようなＬＳＩテスタの要部を示す
。
。
第２図と第３図において、１０はＬＳＩテスタ本体であ
りＬＳＩテスタを制御するコンピュータ、 ＤＵＴをテ
ストするための各種プログラムを記憶したメモリ、口ｕ
Ｔへ各種の電気信号を与えるとともに口Ｕ■からの信号
を計測する計測モジュールなどを含むものである。これ
ら各構成要素間の信号の流れ及びＬＳＩテスタ本体１０
の動作は本願発明と直接関係がないのでＬＳＩテスタ本
体の説明をこれに止どめる。
りＬＳＩテスタを制御するコンピュータ、 ＤＵＴをテ
ストするための各種プログラムを記憶したメモリ、口ｕ
Ｔへ各種の電気信号を与えるとともに口Ｕ■からの信号
を計測する計測モジュールなどを含むものである。これ
ら各構成要素間の信号の流れ及びＬＳＩテスタ本体１０
の動作は本願発明と直接関係がないのでＬＳＩテスタ本
体の説明をこれに止どめる。
２０はテストヘッドであり、ＤＵＴが次々と挿入される
ＩＣソケット（図示せず）を搭載したボードである。
ＩＣソケット（図示せず）を搭載したボードである。
ここでＬＳＩテスタ本体１０とテストヘッド２０とは通
常能れた位置に配置される。その理由を述べる。
常能れた位置に配置される。その理由を述べる。
テストヘッド２０のＩＣソケットにはハンドラーく図示
せず）からＤＵＴが次々と挿入されるのでテストヘッド
２０はハンドラーと結合の度合が強い、またウェハー上
に印刷された状態のＬＳＩを検査する場合はミブη−バ
ー（図示せず）が用いられるが、この場合はプローバー
からテストヘッド２０に信号が加えられるのでテストヘ
ッド２０は１０−バーとも結合の度合が強い、パンドラ
−又はプローバーはＬＳＩの製造ラインの流れに沿って
設けられるものであるが、ＬＳＩテスタ本体はこのハン
ドラー又はプローバーと一体化すべきものでないため離
れた位置に配置される。
せず）からＤＵＴが次々と挿入されるのでテストヘッド
２０はハンドラーと結合の度合が強い、またウェハー上
に印刷された状態のＬＳＩを検査する場合はミブη−バ
ー（図示せず）が用いられるが、この場合はプローバー
からテストヘッド２０に信号が加えられるのでテストヘ
ッド２０は１０−バーとも結合の度合が強い、パンドラ
−又はプローバーはＬＳＩの製造ラインの流れに沿って
設けられるものであるが、ＬＳＩテスタ本体はこのハン
ドラー又はプローバーと一体化すべきものでないため離
れた位置に配置される。
そしてハンドラー又はプローバーとの結合の制約上、テ
ストヘッド２０は小型化を強く要請されている。
ストヘッド２０は小型化を強く要請されている。
以上の結果、第２図においてＬＳＩテスタ本体１０とテ
ストヘッド２０とはライン８で接続され、第３図は信号
線４１とシールド４２で構成されるラインで接続される
。もつともライン８もシールド線又はツイストへア線が
用いられることが多い。
ストヘッド２０とはライン８で接続され、第３図は信号
線４１とシールド４２で構成されるラインで接続される
。もつともライン８もシールド線又はツイストへア線が
用いられることが多い。
第２図と第３図の違いを述べる。上述のようにＬＳＩテ
スタはＤＵＴ ７にドライバ１から高速パターン信号を
加える。またＤＵＴ ７から出力される高速信号はコン
パレータ２で判定される。
スタはＤＵＴ ７にドライバ１から高速パターン信号を
加える。またＤＵＴ ７から出力される高速信号はコン
パレータ２で判定される。
第２図はこのドライバ１と、コンパレータ２と、その制
御素子３をテストヘッド２０上に搭載したものである。
御素子３をテストヘッド２０上に搭載したものである。
このように構成することでドライバ１とＤＵＴ ？、Ｄ
ｕＴ ７とコンパレータ２は極めて近接した状態に配置
されるので、信号を高速に伝達することに関しては良好
な状態におかれる。高速伝達に間し良好な状態とは、第
２図に示すようにＤＵＴ７に接続される等価容量Ｃ＾が
小さいことを意味する。即ち、ドライバ１とＤＵＴ ７
、ＤＵＴ ７とコンパレータ２が近接しているのでこの
間のラインが短く、ライン容量Ｃ＾が小さいのである。
ｕＴ ７とコンパレータ２は極めて近接した状態に配置
されるので、信号を高速に伝達することに関しては良好
な状態におかれる。高速伝達に間し良好な状態とは、第
２図に示すようにＤＵＴ７に接続される等価容量Ｃ＾が
小さいことを意味する。即ち、ドライバ１とＤＵＴ ７
、ＤＵＴ ７とコンパレータ２が近接しているのでこの
間のラインが短く、ライン容量Ｃ＾が小さいのである。
しかし、この第２図の構成はテストヘッド２０の上にド
ライバ１とコンパレータ２と制御素子３を配置するため
、テストヘッド２０の小型化の妨げとなる問題を有して
いる。
ライバ１とコンパレータ２と制御素子３を配置するため
、テストヘッド２０の小型化の妨げとなる問題を有して
いる。
一方、第３図はドライバ１と、コンパレータ２をＬＳＩ
テスタ本体１０に組込んだものである。従ってテストヘ
ッド２０は第２図の構成に比べて格段に小型化を図るこ
とができる。この第３図の構成は離れた位置にあるドラ
イバ１と００１７、ＤＵＴ ７とコンパレータ２間で信
号を伝達するのでリモートドライブ方式と呼ぶ。
テスタ本体１０に組込んだものである。従ってテストヘ
ッド２０は第２図の構成に比べて格段に小型化を図るこ
とができる。この第３図の構成は離れた位置にあるドラ
イバ１と００１７、ＤＵＴ ７とコンパレータ２間で信
号を伝達するのでリモートドライブ方式と呼ぶ。
しかし、第３図の構成は信号線４１とシールド４２との
間に形成される容量ＣＢが大きくなりこの容量ＣＢがＤ
ＵＴの端子に接続されるので高速パルスが大きく遅延す
る問題がある。これを第４図と第５図を参照して説明す
る。
間に形成される容量ＣＢが大きくなりこの容量ＣＢがＤ
ＵＴの端子に接続されるので高速パルスが大きく遅延す
る問題がある。これを第４図と第５図を参照して説明す
る。
近年デバイス（ＬＳＩ）のローパワー化が進み、出力イ
ンピーダンスの大きいデバイスが多くなってきている。
ンピーダンスの大きいデバイスが多くなってきている。
このようなデバイスに大きな容量の負荷を接続すれば出
力信号の立上がりは遅れる。
力信号の立上がりは遅れる。
第４図は第３図のＤＵＴ７とシールド線とコンパレータ
２の部分を抜出した図である。シールド線は信号線４１
とシールド４２の間に絶縁物が設けられており、図示す
る容量ＣＢは大きなものとなる。従って、出力インピー
ダンスがＲであるＤＵＴ ７から第５図（１）に示す信
号を出力すると、時定数τ＝Ｒ・ＣＢなる遅れを受けて
、コンパレータ２には第５図（２）に示すような波形と
して、到達する。コンパレータ２が、例えば第５図１２
）に示す電圧レベルｖ１以上を“旧Ｇｌｌ″レベルと判
断すれば、ＤＵＴ ７が第５図【１）に示す信号を出力
してもコンパレータ２はこの信号を第５図（３）として
認識する。即ち、遅延時間りが発生する（第５図（３）
参照）。
２の部分を抜出した図である。シールド線は信号線４１
とシールド４２の間に絶縁物が設けられており、図示す
る容量ＣＢは大きなものとなる。従って、出力インピー
ダンスがＲであるＤＵＴ ７から第５図（１）に示す信
号を出力すると、時定数τ＝Ｒ・ＣＢなる遅れを受けて
、コンパレータ２には第５図（２）に示すような波形と
して、到達する。コンパレータ２が、例えば第５図１２
）に示す電圧レベルｖ１以上を“旧Ｇｌｌ″レベルと判
断すれば、ＤＵＴ ７が第５図【１）に示す信号を出力
してもコンパレータ２はこの信号を第５図（３）として
認識する。即ち、遅延時間りが発生する（第５図（３）
参照）。
ＬＳＩを検査する段階においては、ドライバによりＤＵ
Ｔへ高速のパターン信号を加え、この加えられたパター
ン信号に対し一良品のＤＵＴであればどのタイミングで
“旧ＧＨ”または“［ＯＩ４″となる信号を出力するか
予め知ることができる。そこで［Ｓｌテスタではこのタ
イミングを指示するストローブ信号をコンパレータ２に
送り、このストローブ信号を加えた際のコンパレータ出
力を読取ってＤＵＴの良否を判断している。
Ｔへ高速のパターン信号を加え、この加えられたパター
ン信号に対し一良品のＤＵＴであればどのタイミングで
“旧ＧＨ”または“［ＯＩ４″となる信号を出力するか
予め知ることができる。そこで［Ｓｌテスタではこのタ
イミングを指示するストローブ信号をコンパレータ２に
送り、このストローブ信号を加えた際のコンパレータ出
力を読取ってＤＵＴの良否を判断している。
ここで第６図（１）に示すパターン信号をＤＵＴ ７が
出力し、コンパレータ２には第６図（２）に示すタイミ
ングでストローブ信号が加えられたとする。しかし、第
４図に示す容量ＣＢの影響で信号が遅延するのでコンパ
レータ２は、第６図（１）の波形を第６図（３）の波形
として認識する。従って例えばストローブ信号の２１と
２２において、実際にＤＵＴが出力した信号（第６図（
１））と“旧６Ｈ″ ″” ｔｏ賛”が興なる判定を
することになる。
出力し、コンパレータ２には第６図（２）に示すタイミ
ングでストローブ信号が加えられたとする。しかし、第
４図に示す容量ＣＢの影響で信号が遅延するのでコンパ
レータ２は、第６図（１）の波形を第６図（３）の波形
として認識する。従って例えばストローブ信号の２１と
２２において、実際にＤＵＴが出力した信号（第６図（
１））と“旧６Ｈ″ ″” ｔｏ賛”が興なる判定を
することになる。
このような誤判定を防ぐため第５図■に示す遅延時間τ
の影響が出ない程の低速パターン信号をドライバ１から
ＤＵＴ ７へ加えなければならないのでテストスピード
が遅くなる。膨大な数のＬＳＩから良品のＬＳＩを選別
する時間は、ＬＳＩの価格に大きく影響するので間組で
ある。
の影響が出ない程の低速パターン信号をドライバ１から
ＤＵＴ ７へ加えなければならないのでテストスピード
が遅くなる。膨大な数のＬＳＩから良品のＬＳＩを選別
する時間は、ＬＳＩの価格に大きく影響するので間組で
ある。
〈発明が解決しようとする課題〉
以上のように第２図の構成はテストヘッド２０が大きく
なる問題があり、第３図の構成はＤＵＴのテストスピー
ドが遅くなる問題がある。
なる問題があり、第３図の構成はＤＵＴのテストスピー
ドが遅くなる問題がある。
本発明の目的は、テストスピードを落すことなくテスト
ヘッド部を小型化できるＬＳＩテスタを提供することで
ある。
ヘッド部を小型化できるＬＳＩテスタを提供することで
ある。
く課題を解決するための手段〉
本発明は、上記課題を解決するために
検査対象のＬＳＩ （以下単にＤｔｌＴと言う）が次
々と搭載されるテストヘッド（２０）と、この口ＵＴの
或る端子へ高周波パルス信号を加えるドライバ（１）と
このＤＵＴの同一端子から出力される信号を受けるコン
パレータ（２）とを設けたＬＳＩテスタ本体（１０）と
、に分離したＬＳＩテスタにおいて、内シールドと外シ
ールドで信号線を２重に被覆した線であって、前記Ｄｔ
ｊＴの或る端子とコンパレータ及びこのＤＵＴの同一端
子とドライバを信号線で接続し、外シールドが共通電位
に接続された２重シールド線と、 前記テストヘッド（２０）に設けられ、入力端子に信号
線の電位を導入し、この信号線電位と同一電位の出、力
端子を内シールドに接続する高入力インピーダンスのバ
ッファアンプと、 を講じたものである。
々と搭載されるテストヘッド（２０）と、この口ＵＴの
或る端子へ高周波パルス信号を加えるドライバ（１）と
このＤＵＴの同一端子から出力される信号を受けるコン
パレータ（２）とを設けたＬＳＩテスタ本体（１０）と
、に分離したＬＳＩテスタにおいて、内シールドと外シ
ールドで信号線を２重に被覆した線であって、前記Ｄｔ
ｊＴの或る端子とコンパレータ及びこのＤＵＴの同一端
子とドライバを信号線で接続し、外シールドが共通電位
に接続された２重シールド線と、 前記テストヘッド（２０）に設けられ、入力端子に信号
線の電位を導入し、この信号線電位と同一電位の出、力
端子を内シールドに接続する高入力インピーダンスのバ
ッファアンプと、 を講じたものである。
く作用〉
バッファアンプにより内シールドを信号線の電位と常に
同じになるようにしているので、信号線と内シールドと
の間に存在する容量Ｃ１に電荷がチャージされることは
ない、即ちＤｊｌＴ ７から見て２重シールド線におけ
る容量Ｃ１は負荷として作用せず信号の遅延は生じない
。
同じになるようにしているので、信号線と内シールドと
の間に存在する容量Ｃ１に電荷がチャージされることは
ない、即ちＤｊｌＴ ７から見て２重シールド線におけ
る容量Ｃ１は負荷として作用せず信号の遅延は生じない
。
□〈実施例〉
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明に係るＬＳＩテスタの一実施例を示す図
である。
である。
第１図において、ｌはドライバ、２はコンパレータ、７
ｊｌｌｌＴ 、１０ハＬＳＩ ｆスタ本体、２０はテス
トヘッドであり、これらは従来例の所で既に説明したも
のと同様であるためその再説明は省略する。
ｊｌｌｌＴ 、１０ハＬＳＩ ｆスタ本体、２０はテス
トヘッドであり、これらは従来例の所で既に説明したも
のと同様であるためその再説明は省略する。
即ち、本発明はドライバ１とコンパレータ２を［Ｓ１テ
スタ本体内に設けたリモートドライブ方式を採用してい
る６次に記載する構成が従来例と異なる。
スタ本体内に設けたリモートドライブ方式を採用してい
る６次に記載する構成が従来例と異なる。
本発明ではドライバ１とＤＵＴ ７、ＤＵＴ ７とコン
パレータ２の接続を２重シールド線３０により行ってい
る。即ち、ドライバ１の出力端子及びコンパレータ２の
入力端子は、２重シールド線３０の信号線３を介してＤ
ｕＴ ７の或る端子に接続される。そして外シールド５
の一端（ｄ）はＬＳＩテスタ本体１０の共通電位に接続
され、外シールド５の１ｔ！！端（Ｃ）はテストヘッド
２０の共通電位に接続される。
パレータ２の接続を２重シールド線３０により行ってい
る。即ち、ドライバ１の出力端子及びコンパレータ２の
入力端子は、２重シールド線３０の信号線３を介してＤ
ｕＴ ７の或る端子に接続される。そして外シールド５
の一端（ｄ）はＬＳＩテスタ本体１０の共通電位に接続
され、外シールド５の１ｔ！！端（Ｃ）はテストヘッド
２０の共通電位に接続される。
また、本発明は高入力インピーダンス・増幅度１のバッ
ファアンプ６をテストヘッド２０に備えている。このバ
ッファアンプ６は、ＤＵＴ ７の近くの信号線３と入力
端子を接続し、この信号線３の電位と同一電位の出力端
子を内シールド４に接続している。
ファアンプ６をテストヘッド２０に備えている。このバ
ッファアンプ６は、ＤＵＴ ７の近くの信号線３と入力
端子を接続し、この信号線３の電位と同一電位の出力端
子を内シールド４に接続している。
このような第１［！ｌのＬＳＩテスタは次のように動作
する。
する。
信号線３と内シールド４は、バッファアンプ６の作用に
より常に同一電位にあるため、信号線３と内シールド４
との間に形成されるコンデンサに電荷がチャージされる
ことはない、従ってＤＵＴ ７が例えば第６図（１）の
ような波形の高速パターン信号を出力した場合、その波
形は経路途中の容量に影響されることなく（遅延するこ
となく）コンパレータ２に到達する。
より常に同一電位にあるため、信号線３と内シールド４
との間に形成されるコンデンサに電荷がチャージされる
ことはない、従ってＤＵＴ ７が例えば第６図（１）の
ような波形の高速パターン信号を出力した場合、その波
形は経路途中の容量に影響されることなく（遅延するこ
となく）コンパレータ２に到達する。
また、ドライバ１からＤＵＴ ７へ送信する高速パター
ン信号（高周波パルス信号）も上述したバッファアンプ
６の作用とリターン線（外シールド５）により正しく伝
送される。
ン信号（高周波パルス信号）も上述したバッファアンプ
６の作用とリターン線（外シールド５）により正しく伝
送される。
一方、内シールド４と外シールド５の間には容量Ｃ１が
存在するが、出力インピーダンスの低いバッファアンプ
６により高速充電されるので大きな遅延にはならない。
存在するが、出力インピーダンスの低いバッファアンプ
６により高速充電されるので大きな遅延にはならない。
ドライバ１から出力される高周波パルス信号の経路は、
信号線３の（ａ）→信号線３の（ｂ）→０ＵＴ７→テス
トヘッド２０の共通電位→外シールド５の（Ｃ）→外シ
ールド５のｌｄ）→ＬＳＩテスタ本体の共通電位 であ
る。
信号線３の（ａ）→信号線３の（ｂ）→０ＵＴ７→テス
トヘッド２０の共通電位→外シールド５の（Ｃ）→外シ
ールド５のｌｄ）→ＬＳＩテスタ本体の共通電位 であ
る。
なお、伝送すべきパルスが高速でない場合は外シールド
５は被覆状のものである必要がなく単なる線で構成して
もよい。
５は被覆状のものである必要がなく単なる線で構成して
もよい。
く本発明の効果〉
以上述べたように本発明によれば、テストヘッド２０へ
追加して設ける素子はバッファアンプだけである。バッ
ファアンプは単一の素子であり（複数の電子部品で構成
するものではない）、多くのスペースを必要としない、
一方、従来例の第２図構成はテストヘッド２０ヘドライ
バ、コンパレータ。
追加して設ける素子はバッファアンプだけである。バッ
ファアンプは単一の素子であり（複数の電子部品で構成
するものではない）、多くのスペースを必要としない、
一方、従来例の第２図構成はテストヘッド２０ヘドライ
バ、コンパレータ。
制御素子（ＤＡコンバータなどから構成される）等の多
くの回路素子を必要とする。即ち本発明においてはテス
トヘッド２０の形状を小さくすることができる。また、
伝送経路における容量の彰讐を受けず伝送信号は遅延し
ないので高速にＤＵＴ検査を行うことができる。
くの回路素子を必要とする。即ち本発明においてはテス
トヘッド２０の形状を小さくすることができる。また、
伝送経路における容量の彰讐を受けず伝送信号は遅延し
ないので高速にＤＵＴ検査を行うことができる。
第１図は本発明に係るＬＳＩテスタの構成例を示す図、
第２図と第３図は従来例を示す図、第４図と第５図は信
号の遅延を説明する図、第６図はコンパレータにおける
動作を説明する図である。 １・・・ドライバ、２・・・コンパレータ、３・・・信
号線、４・・・内シールド、６・・・バッファアンプ、
７・・・０旧、１０・・・１３１テスタ本体、２０・・
・テストヘッド、３０・・・２重シールド線。 ＬＳＩ テス！ネ４本 テストへ１）゛ 第 図 第 図 第 図
第２図と第３図は従来例を示す図、第４図と第５図は信
号の遅延を説明する図、第６図はコンパレータにおける
動作を説明する図である。 １・・・ドライバ、２・・・コンパレータ、３・・・信
号線、４・・・内シールド、６・・・バッファアンプ、
７・・・０旧、１０・・・１３１テスタ本体、２０・・
・テストヘッド、３０・・・２重シールド線。 ＬＳＩ テス！ネ４本 テストへ１）゛ 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 検査対象のＬＳＩ（以下単にＤＵＴと言う）が次々と搭
載されるテストヘッド（２０）と、このＤＵＴの或る端
子へ高周波パルス信号を加えるドライバ（１）とこのＤ
ＵＴの同一端子から出力される信号を受けるコンパレー
タ（２）とを設けたＬＳＩテスタ本体（１０）と、に分
離したＬＳＩテスタにおいて、内シールドと外シールド
で信号線を２重に被覆した線であって、前記ＤＵＴの或
る端子とコンパレータ及びこのＤＵＴの同一端子とドラ
イバを信号線で接続し、外シールドが共通電位に接続さ
れた２重シールド線と、 前記テストヘッド（２０）に設けられ、入力端子に信号
線の電位を導入し、この信号線電位と同一電位の出力端
子を内シールドに接続する高入力インピーダンスのバッ
ファアンプと、 を備えたＬＳＩテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1047764A JPH0718914B2 (ja) | 1989-02-28 | 1989-02-28 | Ｌｓｉテスタ |
Applications Claiming Priority (1)
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Publications (2)
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| JPH0718914B2 JPH0718914B2 (ja) | 1995-03-06 |
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ID=12784439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1047764A Expired - Fee Related JPH0718914B2 (ja) | 1989-02-28 | 1989-02-28 | Ｌｓｉテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0718914B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0580122A (ja) * | 1991-09-24 | 1993-04-02 | Mitsubishi Electric Corp | Ｌｓｉ試験装置 |
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3452456B2 (ja) * | 1997-01-30 | 2003-09-29 | 松下電器産業株式会社 | 電子機器間の接続方法と接続ケーブル |
-
1989
- 1989-02-28 JP JP1047764A patent/JPH0718914B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH0718914B2 (ja) | 1995-03-06 |
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