JPH0580122A - Ｌｓｉ試験装置 - Google Patents
Ｌｓｉ試験装置Info
- Publication number
- JPH0580122A JPH0580122A JP3242983A JP24298391A JPH0580122A JP H0580122 A JPH0580122 A JP H0580122A JP 3242983 A JP3242983 A JP 3242983A JP 24298391 A JP24298391 A JP 24298391A JP H0580122 A JPH0580122 A JP H0580122A
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- lsi
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Abstract
(57)【要約】
【目的】 テストヘッドの小形化を実現し、かつ被試験
ＬＳＩの出力波形の品質を損なうことなしにテスタ本体
に送る。 【構成】 テスタ本体２７は被試験ＬＳＩ用入力信号１
２をテストヘッド３９に出力するドライバー回路と、被
試験ＬＳＩ１から出力した被試験ＬＳＩ用出力信号１５
を判定するコンパレータ回路２２とを有する複数のテス
タ本体チャンネルカード２６ａ〜２６ｃから構成し、テ
ストヘッド３９はテスタ本体２７から送られてきた入力
信号１２をオン・オフして被試験ＬＳＩ１に出力するＦ
ＥＴリレー２８およびインバータ回路２９と、被試験Ｌ
ＳＩ１から出力した出力信号１５をレベル変換してテス
タ本体２７に出力するクランプ回路３０およびバッファ
回路３２を有する複数のテストヘッド用チャンネルカー
ド３８ａ〜３８ｃから構成する。
ＬＳＩの出力波形の品質を損なうことなしにテスタ本体
に送る。 【構成】 テスタ本体２７は被試験ＬＳＩ用入力信号１
２をテストヘッド３９に出力するドライバー回路と、被
試験ＬＳＩ１から出力した被試験ＬＳＩ用出力信号１５
を判定するコンパレータ回路２２とを有する複数のテス
タ本体チャンネルカード２６ａ〜２６ｃから構成し、テ
ストヘッド３９はテスタ本体２７から送られてきた入力
信号１２をオン・オフして被試験ＬＳＩ１に出力するＦ
ＥＴリレー２８およびインバータ回路２９と、被試験Ｌ
ＳＩ１から出力した出力信号１５をレベル変換してテス
タ本体２７に出力するクランプ回路３０およびバッファ
回路３２を有する複数のテストヘッド用チャンネルカー
ド３８ａ〜３８ｃから構成する。
Description
【０００１】
【産業上の利用分野】本発明は波形品質を損なわずに、
テストヘッドを小形化したＬＳＩ試験装置に関する。
テストヘッドを小形化したＬＳＩ試験装置に関する。
【０００２】
【従来の技術】図２は従来のＬＳＩ試験装置を示すブロ
ック図であり、説明を簡単にするため、一例としてテス
タ本体は３個のテスタ本体チャンネルカードを有し、テ
ストヘッドは３個のテストヘッドチャンネルカードを有
する場合を示す。同図において、１は被試験ＬＳＩ、２
はタイミングジェネレータ回路（以下、単にＴ・Ｇ回路
と言う）、３はパターンジェネレータ回路（以下単にＰ
・Ｇ回路と言う）、４は入力端子４ａにＴ・Ｇ回路２の
出力信号が入力し、入力端子４ｂにＰ・ Ｇ回路３の出
力信号が入力し、出力端子４Ｃからドライバー用パルス
信号５が出力し、出力端子４ｄからドライバー用インヒ
ビット信号６が出力し、出力端子４ｅからコンパレータ
用ストローブ信号７が出力する波形形成回路である。
ック図であり、説明を簡単にするため、一例としてテス
タ本体は３個のテスタ本体チャンネルカードを有し、テ
ストヘッドは３個のテストヘッドチャンネルカードを有
する場合を示す。同図において、１は被試験ＬＳＩ、２
はタイミングジェネレータ回路（以下、単にＴ・Ｇ回路
と言う）、３はパターンジェネレータ回路（以下単にＰ
・Ｇ回路と言う）、４は入力端子４ａにＴ・Ｇ回路２の
出力信号が入力し、入力端子４ｂにＰ・ Ｇ回路３の出
力信号が入力し、出力端子４Ｃからドライバー用パルス
信号５が出力し、出力端子４ｄからドライバー用インヒ
ビット信号６が出力し、出力端子４ｅからコンパレータ
用ストローブ信号７が出力する波形形成回路である。
【０００３】８ａ，８ｂおよび８ｃはそれぞれ波形形成
回路４を備えたテスタ本体チャンネルカード、９は上記
のＴ・Ｇ２、Ｐ・Ｇ３、テスタ本体チャンネルカード８
ａ〜８ｃからなるテスタ本体、１０ａ〜１０ｇは図示せ
ぬプログラマブル電源の電圧端子、１１はドライバー用
パルス信号５が入力し、被試験ＬＳＩ用入力信号１２を
出力するドライバー回路、１３はドライバー用インヒビ
ット信号６が入力するインヒビット用ドライバー回路、
１４は被試験ＬＳＩ１から出力する被試験ＬＳＩ出力信
号１５が入力するコンパレータ回路、１６は電気的スイ
ッチであるＦＥＴリレーである。
回路４を備えたテスタ本体チャンネルカード、９は上記
のＴ・Ｇ２、Ｐ・Ｇ３、テスタ本体チャンネルカード８
ａ〜８ｃからなるテスタ本体、１０ａ〜１０ｇは図示せ
ぬプログラマブル電源の電圧端子、１１はドライバー用
パルス信号５が入力し、被試験ＬＳＩ用入力信号１２を
出力するドライバー回路、１３はドライバー用インヒビ
ット信号６が入力するインヒビット用ドライバー回路、
１４は被試験ＬＳＩ１から出力する被試験ＬＳＩ出力信
号１５が入力するコンパレータ回路、１６は電気的スイ
ッチであるＦＥＴリレーである。
【０００４】１７はスイッチ、１８ａ，１８ｂおよび１
８ｃは上記のドライバー回路１１、インヒビット用ドラ
イバー回路１３、コンパレータ回路１４、ＦＥＴリレー
１６およびスイッチ１７を備えたテストヘッドチャンネ
ルカード、１９はこのテストヘッドチャンネルカード１
８ａ〜１８ｃからなるテストヘッド、２０は被試験ＬＳ
Ｉ１に応じた出力負荷、２１は被試験ＬＳＩ１の端子と
テストヘッド１９を接続する伝送ラインである。なお、
ＦＥＴリレー１６および図示せぬプログラマブル電源の
電圧１０ｅは被試験ＬＳＩ１の出力負荷２０を制御する
ために備えている。
８ｃは上記のドライバー回路１１、インヒビット用ドラ
イバー回路１３、コンパレータ回路１４、ＦＥＴリレー
１６およびスイッチ１７を備えたテストヘッドチャンネ
ルカード、１９はこのテストヘッドチャンネルカード１
８ａ〜１８ｃからなるテストヘッド、２０は被試験ＬＳ
Ｉ１に応じた出力負荷、２１は被試験ＬＳＩ１の端子と
テストヘッド１９を接続する伝送ラインである。なお、
ＦＥＴリレー１６および図示せぬプログラマブル電源の
電圧１０ｅは被試験ＬＳＩ１の出力負荷２０を制御する
ために備えている。
【０００５】次に、上記構成によるＬＳＩ試験装置の動
作について説明する。まず、テスタ本体チャンネルカー
ド８ａの波形形成回路４はその入力端子４ａ，４ｂにそ
れぞれＴ・Ｇ回路２の出力信号、Ｐ・Ｇ回路３の出力信
号が入力すると、その出力端子４ｃ，４ｄ，４ｅからそ
れぞれドライバー用パルス信号５、ドライバー用インヒ
ビット信号６、コンパレータ用ストローブ信号７を出力
する。そこで、テストヘッドチャンネルカード１８ａの
ドライバー回路１１は入力するドライバー用パルス信号
５を、図示せぬプログラマブル電源で設定されたレベル
ＶIH、ＶILによりレベル変換して、振幅レベルＶIH、Ｖ
ILの被試験ＬＳＩ用入力信号１２をスイッチ１７および
伝送ライン２１を介して被試験ＬＳＩ１に送る。
作について説明する。まず、テスタ本体チャンネルカー
ド８ａの波形形成回路４はその入力端子４ａ，４ｂにそ
れぞれＴ・Ｇ回路２の出力信号、Ｐ・Ｇ回路３の出力信
号が入力すると、その出力端子４ｃ，４ｄ，４ｅからそ
れぞれドライバー用パルス信号５、ドライバー用インヒ
ビット信号６、コンパレータ用ストローブ信号７を出力
する。そこで、テストヘッドチャンネルカード１８ａの
ドライバー回路１１は入力するドライバー用パルス信号
５を、図示せぬプログラマブル電源で設定されたレベル
ＶIH、ＶILによりレベル変換して、振幅レベルＶIH、Ｖ
ILの被試験ＬＳＩ用入力信号１２をスイッチ１７および
伝送ライン２１を介して被試験ＬＳＩ１に送る。
【０００６】そこで、この被試験ＬＳＩ１はこの被試験
ＬＳＩ用入力信号１２を受けて動作し、被試験ＬＳＩ出
力信号１５を伝送ライン２１およびスイッチ１７を介し
てコンパレータ回路１４に送る。このため、このコンパ
レータ回路１４はこの被試験ＬＳＩ出力信号１５とあら
かじめ設定された電圧値ＶOH，ＶOLとを波形形成回路４
の出力端子４ｅから送られてくるコンパレータ用ストロ
ーブ信号７のタイミングで比較することにより、被試験
ＬＳＩ１をテストすることができる。
ＬＳＩ用入力信号１２を受けて動作し、被試験ＬＳＩ出
力信号１５を伝送ライン２１およびスイッチ１７を介し
てコンパレータ回路１４に送る。このため、このコンパ
レータ回路１４はこの被試験ＬＳＩ出力信号１５とあら
かじめ設定された電圧値ＶOH，ＶOLとを波形形成回路４
の出力端子４ｅから送られてくるコンパレータ用ストロ
ーブ信号７のタイミングで比較することにより、被試験
ＬＳＩ１をテストすることができる。
【０００７】なお、前記被試験ＬＳＩ１から出力する被
試験ＬＳＩ用出力信号１５がコンパレータ回路１４に送
られてくるとき、テスタ本体チャンネルカード８ａの波
形形成回路４の出力端子４ｄからドライバー用インヒビ
ット信号６が出力し、テストヘッドチャンネルカード１
８ａのインヒビット用ドライバー回路１３に入力するの
で、このインヒビット用ドライバー回路１３はこのドラ
イバー用インヒビット信号６をあるレベルのパルス信号
として形成したのち、ドライバー回路１１のオフ信号と
して出力すると共に、ＦＥＴリレー１６のオン信号とし
て出力する。このため、このドライバー回路１１がオフ
となり、ＦＥＴリレー１６はオンとなる。
試験ＬＳＩ用出力信号１５がコンパレータ回路１４に送
られてくるとき、テスタ本体チャンネルカード８ａの波
形形成回路４の出力端子４ｄからドライバー用インヒビ
ット信号６が出力し、テストヘッドチャンネルカード１
８ａのインヒビット用ドライバー回路１３に入力するの
で、このインヒビット用ドライバー回路１３はこのドラ
イバー用インヒビット信号６をあるレベルのパルス信号
として形成したのち、ドライバー回路１１のオフ信号と
して出力すると共に、ＦＥＴリレー１６のオン信号とし
て出力する。このため、このドライバー回路１１がオフ
となり、ＦＥＴリレー１６はオンとなる。
【０００８】また、他のテスタ本体チャンネルカード８
ｂおよび８ｃ、他のテストヘッドチャンネルカード１８
ｂおよび１８ｃについても、同様に動作し、被試験ＬＳ
Ｉ１をテストすることができることはもちろんである。
ｂおよび８ｃ、他のテストヘッドチャンネルカード１８
ｂおよび１８ｃについても、同様に動作し、被試験ＬＳ
Ｉ１をテストすることができることはもちろんである。
【０００９】
【発明が解決しようとする課題】しかしながら、上記構
成のＬＳＩ試験装置では多チャンネル化に伴って、テス
トヘッド内のチャンネルカードを増加すると、テストヘ
ッドを大形化する対応が必要となり、大形化するのに伴
い被試験ＬＳＩとの伝送ラインが伸びて、波形品質に支
障を来たす。しかも、テストヘッド内のアナログ回路の
発熱量が増大し、テストヘッド周辺の環境に悪影響を与
えるという問題点があった。
成のＬＳＩ試験装置では多チャンネル化に伴って、テス
トヘッド内のチャンネルカードを増加すると、テストヘ
ッドを大形化する対応が必要となり、大形化するのに伴
い被試験ＬＳＩとの伝送ラインが伸びて、波形品質に支
障を来たす。しかも、テストヘッド内のアナログ回路の
発熱量が増大し、テストヘッド周辺の環境に悪影響を与
えるという問題点があった。
【００１０】本発明は上記のような問題点を解消するた
めになされたもので、テストヘッドを小形化できると共
に、被試験ＬＳＩの出力波形の品質を損なうことなく、
かつ、発熱量を減少させるために有効な手段を備えたＬ
ＳＩ試験装置を得ることを目的としている。
めになされたもので、テストヘッドを小形化できると共
に、被試験ＬＳＩの出力波形の品質を損なうことなく、
かつ、発熱量を減少させるために有効な手段を備えたＬ
ＳＩ試験装置を得ることを目的としている。
【００１１】
【課題を解決するための手段】本発明に係るＬＳＩ試験
装置は、テストヘッドチャンネルカードを波形整形や低
容量化が実現できるバッファ回路およびＦＥＴリレーで
構成し、テスタ本体チャンネルカードをドライバー回
路、インヒビット用ドライバー回路およびコンパレータ
回路で構成したものである。
装置は、テストヘッドチャンネルカードを波形整形や低
容量化が実現できるバッファ回路およびＦＥＴリレーで
構成し、テスタ本体チャンネルカードをドライバー回
路、インヒビット用ドライバー回路およびコンパレータ
回路で構成したものである。
【００１２】
【作用】本発明はテストヘッドの小形化を実現すること
ができ、しかも被試験ＬＳＩの出力波形の品質を損なわ
ずにテスタ本体に伝送することができる。
ができ、しかも被試験ＬＳＩの出力波形の品質を損なわ
ずにテスタ本体に伝送することができる。
【００１３】
【実施例】図１は本発明に係るＬＳＩ試験装置の一実施
例を示すブロック図である。説明を簡単にするため、一
例としてテスタ本体が３個のテスタ本体チャンネルカー
ドで構成し、テストヘッドが３個のテストヘッドチャン
ネルカードで構成した場合を示す。同図において、２２
はコンパレータ回路、２３はドライバー用パルス信号５
が入力するドライバー回路、２４はドライバー用インヒ
ビット信号６が入力するインヒビット用ドライバー回
路、２５ａ〜２５ｆは図示せぬプログラマブル電源の電
圧端子、２６ａ〜２６ｃはそれぞれ波形形成回路４、コ
ンパレータ回路２２、ドライバー回路２３およびインヒ
ビット用ドライバー回路２４を備えたテスタ本体チャン
ネルカードである。
例を示すブロック図である。説明を簡単にするため、一
例としてテスタ本体が３個のテスタ本体チャンネルカー
ドで構成し、テストヘッドが３個のテストヘッドチャン
ネルカードで構成した場合を示す。同図において、２２
はコンパレータ回路、２３はドライバー用パルス信号５
が入力するドライバー回路、２４はドライバー用インヒ
ビット信号６が入力するインヒビット用ドライバー回
路、２５ａ〜２５ｆは図示せぬプログラマブル電源の電
圧端子、２６ａ〜２６ｃはそれぞれ波形形成回路４、コ
ンパレータ回路２２、ドライバー回路２３およびインヒ
ビット用ドライバー回路２４を備えたテスタ本体チャン
ネルカードである。
【００１４】２７は上記のＴ・Ｇ２，Ｐ・Ｇ３およびテ
スタ本体チャンネルカード２６ａ〜２６ｃからなるテス
タ本体、２８は電気的スイッチであるＦＥＴリレー、２
９はインバータ回路、３０はダイオード３１ａおよびダ
イオード３１ｂからなるダイオードクランプ回路、３２
は入力段のＦＥＴ３３、出力段のトランジスタ回路３４
および抵抗３５からなるバッファ回路、３６ａ〜３６ｅ
は図示せぬプログラマブル電源の電圧端子、３７はこの
バッファ回路３２の出力信号をテスタ本体２７のコンパ
レータ回路２２に送るための伝送ライン、３８ａ〜３８
ｃは上記のＦＥＴリレー１６、スイッチ１７、ＦＥＴリ
レー２８、インバータ回路２９、ダイオードクランプ回
路３０およびバッファ回路３２を備えたテストヘッドチ
ャンネルカードである。
スタ本体チャンネルカード２６ａ〜２６ｃからなるテス
タ本体、２８は電気的スイッチであるＦＥＴリレー、２
９はインバータ回路、３０はダイオード３１ａおよびダ
イオード３１ｂからなるダイオードクランプ回路、３２
は入力段のＦＥＴ３３、出力段のトランジスタ回路３４
および抵抗３５からなるバッファ回路、３６ａ〜３６ｅ
は図示せぬプログラマブル電源の電圧端子、３７はこの
バッファ回路３２の出力信号をテスタ本体２７のコンパ
レータ回路２２に送るための伝送ライン、３８ａ〜３８
ｃは上記のＦＥＴリレー１６、スイッチ１７、ＦＥＴリ
レー２８、インバータ回路２９、ダイオードクランプ回
路３０およびバッファ回路３２を備えたテストヘッドチ
ャンネルカードである。
【００１５】３９はこのテストヘッドチャンネルカード
３８ａ〜３８ｃからなるテストヘッドである。なお、前
記ＦＥＴリレー２８は被試験ＬＳＩ１の被試験ＬＳＩ出
力信号１５に対して容量負荷（伝送ライン２１）が影響
しないように考慮したものである。また、バッファ回路
３２の入力段のＦＥＴ３３は低容量化を考慮し、出力段
のトランジスタ回路３４でレベル変換を行っても最適な
伝送形態が得られるようにしたものである。
３８ａ〜３８ｃからなるテストヘッドである。なお、前
記ＦＥＴリレー２８は被試験ＬＳＩ１の被試験ＬＳＩ出
力信号１５に対して容量負荷（伝送ライン２１）が影響
しないように考慮したものである。また、バッファ回路
３２の入力段のＦＥＴ３３は低容量化を考慮し、出力段
のトランジスタ回路３４でレベル変換を行っても最適な
伝送形態が得られるようにしたものである。
【００１６】次に、上記構成によるＬＳＩ試験装置の動
作について説明する。まず、テスタ本体チャンネルカー
ド２６ａの波形形成回路４はその入力端子４ａ，４ｂに
それぞれＴ・Ｇ回路２の出力信号、Ｐ・Ｇ回路３の出力
信号が入力すると、その出力端子４ｃ，４ｄ，４ｅから
それぞれドライバー用パルス信号５，インヒビット用ド
ライバー信号６，コンパレータ用ストローブ信号７を出
力する。そこで、ドライバー回路２３はこのドライバー
用パルス信号５の入力により動作し、図示せぬプログラ
マブル電源で設定されたレベルＶIH，ＶILにより、振幅
レベルＶIH，の被試験ＬＳＩ用入力信号１２をテストヘ
ッド３９に出力する。そして、この被試験ＬＳＩ用入力
信号１２はＦＥＴリレー２８−スイッチ２７−伝送ライ
ン２１を介して被試験ＬＳＩ１に送る。
作について説明する。まず、テスタ本体チャンネルカー
ド２６ａの波形形成回路４はその入力端子４ａ，４ｂに
それぞれＴ・Ｇ回路２の出力信号、Ｐ・Ｇ回路３の出力
信号が入力すると、その出力端子４ｃ，４ｄ，４ｅから
それぞれドライバー用パルス信号５，インヒビット用ド
ライバー信号６，コンパレータ用ストローブ信号７を出
力する。そこで、ドライバー回路２３はこのドライバー
用パルス信号５の入力により動作し、図示せぬプログラ
マブル電源で設定されたレベルＶIH，ＶILにより、振幅
レベルＶIH，の被試験ＬＳＩ用入力信号１２をテストヘ
ッド３９に出力する。そして、この被試験ＬＳＩ用入力
信号１２はＦＥＴリレー２８−スイッチ２７−伝送ライ
ン２１を介して被試験ＬＳＩ１に送る。
【００１７】そこで、この被試験ＬＳＩ１はこの被試験
ＬＳＩ入力信号１２を受けて動作し、被試験ＬＳＩ出力
信号１５を伝送ライン２１およびスイッチ１７を介して
ダイオードクランプ回路３０に送る。したがって、この
ダイオードクランプ回路３０はこの被試験ＬＳＩ出力信
号１５を波形整形（出力信号にリンキング等が生じたら
クランプする）したのち、バッファ回路３２に送る。こ
のバッファ回路３２は波形整形した被試験ＬＳＩ出力信
号を任意のレベルに変換したのち、このレベル変換した
被試験ＬＳＩ出力信号を伝送ライン３７を介してテスタ
本体２７のテスタ本体チャンネルカード２６ａのコンパ
レータ回路２２に送る。
ＬＳＩ入力信号１２を受けて動作し、被試験ＬＳＩ出力
信号１５を伝送ライン２１およびスイッチ１７を介して
ダイオードクランプ回路３０に送る。したがって、この
ダイオードクランプ回路３０はこの被試験ＬＳＩ出力信
号１５を波形整形（出力信号にリンキング等が生じたら
クランプする）したのち、バッファ回路３２に送る。こ
のバッファ回路３２は波形整形した被試験ＬＳＩ出力信
号を任意のレベルに変換したのち、このレベル変換した
被試験ＬＳＩ出力信号を伝送ライン３７を介してテスタ
本体２７のテスタ本体チャンネルカード２６ａのコンパ
レータ回路２２に送る。
【００１８】このときの状態、すなわち、被試験ＬＳＩ
１から被試験ＬＳＩ出力信号１５が出力している状態で
はＦＥＴリレー１６がオン状態、ＦＥＴリレー２８がオ
フ状態のモードとして動作する。このＦＥＴリレー２８
の役割は被試験ＬＳＩ１の被試験ＬＳＩ出力信号１５に
対して容量負荷（伝送ライン２１）が影響しないことを
考慮したものである。そして、コンパレータ回路２２は
バッファ回路３２から出力するレベル変換した被試験Ｌ
ＳＩ出力信号とあらかじめ設定された電圧値ＶOH，ＶOL
とをコンパレータ用ストローブ信号７の入力タイミング
で比較することにより被試験ＬＳＩ１をテストすること
ができる。
１から被試験ＬＳＩ出力信号１５が出力している状態で
はＦＥＴリレー１６がオン状態、ＦＥＴリレー２８がオ
フ状態のモードとして動作する。このＦＥＴリレー２８
の役割は被試験ＬＳＩ１の被試験ＬＳＩ出力信号１５に
対して容量負荷（伝送ライン２１）が影響しないことを
考慮したものである。そして、コンパレータ回路２２は
バッファ回路３２から出力するレベル変換した被試験Ｌ
ＳＩ出力信号とあらかじめ設定された電圧値ＶOH，ＶOL
とをコンパレータ用ストローブ信号７の入力タイミング
で比較することにより被試験ＬＳＩ１をテストすること
ができる。
【００１９】なお、テスタ本体チャンネルカード２６ａ
とテストヘッドチャンネルカード３８ａのテスト動作に
ついて説明したが、テスタ本体チャンネルカード２６
ｂ，２６ｃとテストヘッドチャンネルカード３８ｂ，３
８ｃについても同様にテスト動作することはもちろんで
ある。
とテストヘッドチャンネルカード３８ａのテスト動作に
ついて説明したが、テスタ本体チャンネルカード２６
ｂ，２６ｃとテストヘッドチャンネルカード３８ｂ，３
８ｃについても同様にテスト動作することはもちろんで
ある。
【００２０】
【発明の効果】以上詳細に説明したように、本発明に係
るＬＳＩ試験装置によれば、テストヘッド内からドライ
バー回路、コンパレータ回路を分離したので、テストヘ
ッドの小形化、低容量化を実現することができ、被試験
ＬＳＩの出力波形の品質を損なうことがない。また、多
ピン化（多チャンネル化）に伴ってもテストヘッドの大
形化に歯止めをかけることができるなどの効果がある。
るＬＳＩ試験装置によれば、テストヘッド内からドライ
バー回路、コンパレータ回路を分離したので、テストヘ
ッドの小形化、低容量化を実現することができ、被試験
ＬＳＩの出力波形の品質を損なうことがない。また、多
ピン化（多チャンネル化）に伴ってもテストヘッドの大
形化に歯止めをかけることができるなどの効果がある。
【図１】本発明に係るＬＳＩ試験装置の一実施例を示す
ブロック図である。
ブロック図である。
【図２】従来のＬＳＩ試験装置を示すブロック図であ
る。
る。
２２ コンパレータ回路 ２３ ドライバー回路 ２４ インヒビット用ドライバー回路 ２６ａ〜２６ｃ テスタ本体チャンネルカード ２７ テスタ本体 ２８ ＦＥＴリレー ２９ インバータ回路 ３０ ダイオードクランプ回路 ３２ バッファ回路 ３７ 伝送ライン ３８ａ〜３８ｃ テストヘッドチャンネルカード ３９ テストヘッド
【手続補正書】
【提出日】平成４年１０月３０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (1)
- 【請求項１】 被試験ＬＳＩに被試験ＬＳＩ用入力信号
を出力するドライバー回路と被試験ＬＳＩから出力した
被試験ＬＳＩ用出力信号を判定するコンパレータ回路と
を有する複数のテスタ本体チャンネルカードからなるテ
スタ本体と、 テスタ本体から送られてきた被試験ＬＳＩ用入力信号を
オン・オフして被試験ＬＳＩに出力する手段と被試験Ｌ
ＳＩから出力した被試験ＬＳＩ用出力信号をレベル変換
してテスタ本体に出力するバッファ回路とを有する複数
のテストヘッドチャンネルカードからなるテストヘッド
とを備えたＬＳＩ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242983A JPH0580122A (ja) | 1991-09-24 | 1991-09-24 | Ｌｓｉ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242983A JPH0580122A (ja) | 1991-09-24 | 1991-09-24 | Ｌｓｉ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580122A true JPH0580122A (ja) | 1993-04-02 |
Family
ID=17097155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242983A Pending JPH0580122A (ja) | 1991-09-24 | 1991-09-24 | Ｌｓｉ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0580122A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015111334A1 (ja) * | 2014-01-21 | 2015-07-30 | フタバ産業株式会社 | バルブ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4888469A (ja) * | 1972-02-26 | 1973-11-20 | ||
| JPH02187678A (ja) * | 1989-01-17 | 1990-07-23 | Advantest Corp | Ｉｃ試験装置 |
| JPH02198375A (ja) * | 1989-01-27 | 1990-08-06 | Advantest Corp | Ｉｃ試験装置 |
| JPH02227680A (ja) * | 1989-02-28 | 1990-09-10 | Yokogawa Electric Corp | Ｌｓｉテスタ |
| JPH03118489A (ja) * | 1989-10-02 | 1991-05-21 | Hitachi Ltd | 半導体集積回路装置のテスト回路 |
-
1991
- 1991-09-24 JP JP3242983A patent/JPH0580122A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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