JPH02228064A - 検出回路 - Google Patents
検出回路Info
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- JPH02228064A JPH02228064A JP4813489A JP4813489A JPH02228064A JP H02228064 A JPH02228064 A JP H02228064A JP 4813489 A JP4813489 A JP 4813489A JP 4813489 A JP4813489 A JP 4813489A JP H02228064 A JPH02228064 A JP H02228064A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、１つの半導体チップ上にバイポーラ素子と０
ＭＯ８素子とが混°在するいわゆるＢ１ＣＭＯＳチップ
に搭載された電圧検出回路に関するもので、例えばＣＭ
ＯＳが動作しない低電圧を、バイポーラ素子の駆動用電
圧として与え、バイポーラ素子によりこの電圧を昇圧し
てＣＭＯＳを駆動するような場合、昇圧電圧を検出して
、ＣＭＯＳロジックに信号を出力する等に使用されるも
のでる。
ＭＯ８素子とが混°在するいわゆるＢ１ＣＭＯＳチップ
に搭載された電圧検出回路に関するもので、例えばＣＭ
ＯＳが動作しない低電圧を、バイポーラ素子の駆動用電
圧として与え、バイポーラ素子によりこの電圧を昇圧し
てＣＭＯＳを駆動するような場合、昇圧電圧を検出して
、ＣＭＯＳロジックに信号を出力する等に使用されるも
のでる。
（従来の技術）
電源投入時の電圧の立上がり或いは動作中の電源電圧の
低下等により回路が誤動作をする場合があり、これを防
止するため電源電圧検出回路を設けることが行なわれて
いる。 従来技術におけるＣＭＯＳの分野では、この検
出回路は例えば第６図に示すように、ＣＭＯＳ用電源を
ＭＯＳレベルによるコンパレータに適用させたものが使
用されている。
低下等により回路が誤動作をする場合があり、これを防
止するため電源電圧検出回路を設けることが行なわれて
いる。 従来技術におけるＣＭＯＳの分野では、この検
出回路は例えば第６図に示すように、ＣＭＯＳ用電源を
ＭＯＳレベルによるコンパレータに適用させたものが使
用されている。
同図は検出回路の基本構成を示す回路図である。
符号１はＣＭＯＳ用電源端子で、端子１とアースとの間
に、電圧ＶＯ［ｌのＣＭＯ３用電源（図示していない）
が接続される。 接続点２で直列接続された抵抗Ｒ，，
Ｒ２と、接続点３で直列接続されなＰＮ接合ダイオード
Ｄ１．抵抗Ｒ３と、０ＭＯ８で構成されたコンパレータ
６と が端子１とアースとの間に互いに並列に設けられ
ている。 接続点２及び接続点３はそれぞれコンパレー
タ６の第１入力端４及び第２人力＠５に接続され、コン
パレータ６の出力端７は０ＭＯ８構成のインバータ８を
介して検出信号を出力する。
に、電圧ＶＯ［ｌのＣＭＯ３用電源（図示していない）
が接続される。 接続点２で直列接続された抵抗Ｒ，，
Ｒ２と、接続点３で直列接続されなＰＮ接合ダイオード
Ｄ１．抵抗Ｒ３と、０ＭＯ８で構成されたコンパレータ
６と が端子１とアースとの間に互いに並列に設けられ
ている。 接続点２及び接続点３はそれぞれコンパレー
タ６の第１入力端４及び第２人力＠５に接続され、コン
パレータ６の出力端７は０ＭＯ８構成のインバータ８を
介して検出信号を出力する。
第７図は上記検出回路の動作の概要を説明するための図
で、横軸は時間、縦軸は電圧（アースとの間の電位差）
を表わす、 同図の折ａＩで示すようにＣＭＯ３電源電
圧Ｖｏｏ（ｊ）が０から直線的に増加する場合、接続点
２の電圧Ｖ２（ｔ）及び接続点３の電圧Ｖ３ （ｔ）は
それぞれ折線ｌ及び折ｉｎで示すような変化をする。
ただしダイオードＤ、は便宜上理想的な定電圧特性を有
するものとする。 普通のダイオード特性の場合は折線
ｎは曲線となるが類似の結果が得られる。 直線１とｎ
との交点に対応する電源電圧Ｖｏｏ（ｔ）の値をＶｏｏ
（ｊ、）とすると、Ｖｏｏ （ｔ ） ＜Ｖｏ。
で、横軸は時間、縦軸は電圧（アースとの間の電位差）
を表わす、 同図の折ａＩで示すようにＣＭＯ３電源電
圧Ｖｏｏ（ｊ）が０から直線的に増加する場合、接続点
２の電圧Ｖ２（ｔ）及び接続点３の電圧Ｖ３ （ｔ）は
それぞれ折線ｌ及び折ｉｎで示すような変化をする。
ただしダイオードＤ、は便宜上理想的な定電圧特性を有
するものとする。 普通のダイオード特性の場合は折線
ｎは曲線となるが類似の結果が得られる。 直線１とｎ
との交点に対応する電源電圧Ｖｏｏ（ｔ）の値をＶｏｏ
（ｊ、）とすると、Ｖｏｏ （ｔ ） ＜Ｖｏ。
（ｔ、）のときはローレベルの検出信号が、Ｖｏ。
（ｔ ） ＞Ｖｏｏ （ｔ、）のときはハイレベルの検
出信号がインバータ８から出力される。 この検出信号
を内部ＣＭＯＳロジックに送り、電源電圧の立上がり時
の誤動作を防止できる。
出信号がインバータ８から出力される。 この検出信号
を内部ＣＭＯＳロジックに送り、電源電圧の立上がり時
の誤動作を防止できる。
上記検出回路は、ＣＭＯ３のしきい値電圧（スレッショ
ルド電圧）が高く、低電圧動作（例えば０．９Ｖまでの
動作保証）は現在の技術では不可能か或いは可能であっ
てもその製造コストが極めて大きく実用化は困難である
。 又第６図に示すようなＰＮ接合ダイオードＤ１を使
用した場合には順方向電圧（ＶＰ ）のバラツキが大き
く、性能に限界がある。
ルド電圧）が高く、低電圧動作（例えば０．９Ｖまでの
動作保証）は現在の技術では不可能か或いは可能であっ
てもその製造コストが極めて大きく実用化は困難である
。 又第６図に示すようなＰＮ接合ダイオードＤ１を使
用した場合には順方向電圧（ＶＰ ）のバラツキが大き
く、性能に限界がある。
超低電圧（最小０．９Ｖ）、ｔで動作するシステム、例
えば１．５■の電池１本でＣＭＯ３を動作させるため、
外部ＤＣ−ＤＣコンバータ（昇圧回路）を付けてＣＭＯ
Ｓ駆動用の電圧を作った場合、昇圧電圧が完全に立上が
ったかどうかを検出する検出回路を作る必要があり、又
動作中、昇圧電圧が電池寿命等の原因で下がった場合、
外部でこれを検出するための検出回路を作る必要がある
。
えば１．５■の電池１本でＣＭＯ３を動作させるため、
外部ＤＣ−ＤＣコンバータ（昇圧回路）を付けてＣＭＯ
Ｓ駆動用の電圧を作った場合、昇圧電圧が完全に立上が
ったかどうかを検出する検出回路を作る必要があり、又
動作中、昇圧電圧が電池寿命等の原因で下がった場合、
外部でこれを検出するための検出回路を作る必要がある
。
（発明が解決しようとする課Ｉ！り
低電圧即ち１．５■乾電池１本でＣＭＯＳロジックを動
作させるシステムに対する市場のニーズは極めて大きい
、 このため０ＭＯ８が完全に動作する電圧まで低電圧
を昇圧する昇圧回路と、昇圧電圧を検出する検出回路が
必要である。 しかしながら従来技術におけるＣＭＯ３
の分野では、昇圧回路とその昇圧電圧検出回路とを１つ
のチップに取り込んだ従来例は無い。
作させるシステムに対する市場のニーズは極めて大きい
、 このため０ＭＯ８が完全に動作する電圧まで低電圧
を昇圧する昇圧回路と、昇圧電圧を検出する検出回路が
必要である。 しかしながら従来技術におけるＣＭＯ３
の分野では、昇圧回路とその昇圧電圧検出回路とを１つ
のチップに取り込んだ従来例は無い。
本発明は、超低電圧（ｆｉ小０．９Ｖ）まで動作するシ
ステムで、１つの半導体チップに昇圧回路と共に取り込
まれ、昇圧回路の昇圧電圧を検出して、例えばＣＭＯＳ
ロジック等の所定回路に検出信号を伝達する検出回路を
提供し、これにより電源電圧の立上がり時や、動作中の
昇圧電圧の低下等による誤動作を防止することを目的と
する。
ステムで、１つの半導体チップに昇圧回路と共に取り込
まれ、昇圧回路の昇圧電圧を検出して、例えばＣＭＯＳ
ロジック等の所定回路に検出信号を伝達する検出回路を
提供し、これにより電源電圧の立上がり時や、動作中の
昇圧電圧の低下等による誤動作を防止することを目的と
する。
［発明の構成］
（課題を解決するための手段）
本発明の検出回路は、バイポーラ素子と０ＭＯ８素子と
が混在する１つの半導体チップに搭載され、（ａ ＞バ
イポーラ素子から成り、バイポーラに供給された電源電
圧を昇圧してＣＭ″Ｓ素子に電圧を供給する昇圧回路と
、（ｂ ）バイポーラ素子から成り、基準となる第１電
圧を発生する基準電圧発生手段と、（ｃ）前記昇圧回路
により昇圧された電圧を分圧して第２の電圧を発生する
分圧手段と、（ｄ ）バイポーラ素子から成り、第１の
電圧と第２の電圧とのそれぞれの大きさを比較し、その
比較結果を出力するコンパレータと、（＋３ ）バイポ
ーラ素子から成り、前記コンパレータの出力を受け、所
定回路に検出信号を伝達するインターフェース回路とを
、 具備することを特徴とするものである。
が混在する１つの半導体チップに搭載され、（ａ ＞バ
イポーラ素子から成り、バイポーラに供給された電源電
圧を昇圧してＣＭ″Ｓ素子に電圧を供給する昇圧回路と
、（ｂ ）バイポーラ素子から成り、基準となる第１電
圧を発生する基準電圧発生手段と、（ｃ）前記昇圧回路
により昇圧された電圧を分圧して第２の電圧を発生する
分圧手段と、（ｄ ）バイポーラ素子から成り、第１の
電圧と第２の電圧とのそれぞれの大きさを比較し、その
比較結果を出力するコンパレータと、（＋３ ）バイポ
ーラ素子から成り、前記コンパレータの出力を受け、所
定回路に検出信号を伝達するインターフェース回路とを
、 具備することを特徴とするものである。
（作用）
上記構成の検出回路は、バイポーラ素子と０ＭＯ８素子
とが混在できるＢｉ ０ＭＯ８のプロセスを使用して製
造され、超低電圧まで動作できるバイポーラ素子と抵抗
等の受動素子とで構成される。
とが混在できるＢｉ ０ＭＯ８のプロセスを使用して製
造され、超低電圧まで動作できるバイポーラ素子と抵抗
等の受動素子とで構成される。
次に上記検出回路の動作の概要を第１図を参照して説明
する。 第１図は本発明の検出回路の構成の概要を示す
ブロック図である。 符号１１はバイポーラ用電源端子
、符号１２は共通電位端子Ｅ（接地されることが多い）
で、両端子間にバイポーラ用電源電圧ｖｃｃが印加され
る。 昇圧回路１３は、ＤＣ−ＤＣコンバータより構成
され、その入力端はバイポーラ用電源端子１１に、又出
力端は昇圧電圧取出し端子１４にそれぞれ接続され、入
力電圧ＶＣＣの昇圧電圧ＶＯ（ｌを出力する。 基準電
圧発生手段１５は、バイポーラ用電源端子１１及び共通
電位端子１２の間に挿入され、基準となる第１＠圧ｖＮ
を基準電圧端子１６と共通電位端子１２との間に発生す
る。 なお第１電圧ｖＮは、電圧Ｖｃｃの保証された変
動の範囲内では、常に実質的に一定電圧値を示す４分圧
手段１７は、昇圧電圧取出し端子１４と共通電位端子１
２との間に挿入され、昇圧電圧ＶＯＯを分圧した第２の
電圧Ｖｄを、第２電圧端子１８と共通電位端子１２との
間に発生する。 第２１！圧ｖｄは、昇圧電圧ＶＯＤと
１対１の一定の対応関係があれば良く、分圧の割合（Ｖ
ｄ／Ｖｏｏ）はＶＯＯの値により変化しても差支えない
、 コンパレータ（ｃｏｍｐａｒａｔｏｒ、比較器とも
呼ばれる）１９は、２つのアナログ入力端ＩＮ１、及び
ＩＮ２と１つの出力端ＯＵＴ。
する。 第１図は本発明の検出回路の構成の概要を示す
ブロック図である。 符号１１はバイポーラ用電源端子
、符号１２は共通電位端子Ｅ（接地されることが多い）
で、両端子間にバイポーラ用電源電圧ｖｃｃが印加され
る。 昇圧回路１３は、ＤＣ−ＤＣコンバータより構成
され、その入力端はバイポーラ用電源端子１１に、又出
力端は昇圧電圧取出し端子１４にそれぞれ接続され、入
力電圧ＶＣＣの昇圧電圧ＶＯ（ｌを出力する。 基準電
圧発生手段１５は、バイポーラ用電源端子１１及び共通
電位端子１２の間に挿入され、基準となる第１＠圧ｖＮ
を基準電圧端子１６と共通電位端子１２との間に発生す
る。 なお第１電圧ｖＮは、電圧Ｖｃｃの保証された変
動の範囲内では、常に実質的に一定電圧値を示す４分圧
手段１７は、昇圧電圧取出し端子１４と共通電位端子１
２との間に挿入され、昇圧電圧ＶＯＯを分圧した第２の
電圧Ｖｄを、第２電圧端子１８と共通電位端子１２との
間に発生する。 第２１！圧ｖｄは、昇圧電圧ＶＯＤと
１対１の一定の対応関係があれば良く、分圧の割合（Ｖ
ｄ／Ｖｏｏ）はＶＯＯの値により変化しても差支えない
、 コンパレータ（ｃｏｍｐａｒａｔｏｒ、比較器とも
呼ばれる）１９は、２つのアナログ入力端ＩＮ１、及び
ＩＮ２と１つの出力端ＯＵＴ。
を持つ、 入力端ＩＮ、は第２電圧端子１８に、他の入
力端ＩＮ２は基準電圧端子１６にそれぞれ接続される。
力端ＩＮ２は基準電圧端子１６にそれぞれ接続される。
又出力端ＯＵＴ、は、端子２０を介しインターフェイ
ス回路２１に接続される。
ス回路２１に接続される。
コンパレータ１９は、２つのアナログ人力Ｖｄ及びＶＮ
を比較し、Ｖ ｄ＜ Ｖ Ｎの場合には端子２゜に例え
ばハイレベルの電圧を出力し、Ｖｄ＞Ｖ。
を比較し、Ｖ ｄ＜ Ｖ Ｎの場合には端子２゜に例え
ばハイレベルの電圧を出力し、Ｖｄ＞Ｖ。
の場合にはローレベルの電圧を出力する。 即ちコンパ
レータ１９はＡ／Ｄコンバータの機能を持った差動アン
プ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ａｍｐｌｉｆｉｅｒ）
である、 インターフェイス回路２１は、検出回路（破
線で囲まれた部分）５０と図示していない所定回路（例
えばＣＭＯＳロジック回路）との境界部分に設けられ、
コンパレータ１９の出力端子２０の電圧情報■。、を受
け、所定回路に検出信号ｖ０２を伝達する。
レータ１９はＡ／Ｄコンバータの機能を持った差動アン
プ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ａｍｐｌｉｆｉｅｒ）
である、 インターフェイス回路２１は、検出回路（破
線で囲まれた部分）５０と図示していない所定回路（例
えばＣＭＯＳロジック回路）との境界部分に設けられ、
コンパレータ１９の出力端子２０の電圧情報■。、を受
け、所定回路に検出信号ｖ０２を伝達する。
第２図は、検出回路５０の動作の概要を説明するための
図で、横軸は時間ｔを、縦軸は基準電圧（第１電圧）■
９、昇圧電圧■ｏｏ及び第２を圧（分圧電圧）Ｖｄを表
わす、 時間１＝０でスタンバイモード（Ｓｔａｎｄ
−ｂｙ ｍｏｄｅ）は解除され、昇圧回Ｎ１１３は動作
を開始するものとする。 同図の曲線４１．４２及び４
３はそれぞれＶ、、Ｖｏ。
図で、横軸は時間ｔを、縦軸は基準電圧（第１電圧）■
９、昇圧電圧■ｏｏ及び第２を圧（分圧電圧）Ｖｄを表
わす、 時間１＝０でスタンバイモード（Ｓｔａｎｄ
−ｂｙ ｍｏｄｅ）は解除され、昇圧回Ｎ１１３は動作
を開始するものとする。 同図の曲線４１．４２及び４
３はそれぞれＶ、、Ｖｏ。
及びＶｄと時間ｔとのｒＩＩＪ係を示す、 Ｖ魚は予め
設定される所望の被検出昇圧電圧である。 昇圧電圧Ｖ
、ＩＸの分圧電圧■ｄｘが基Ｍｉ−電圧ＶＮに等しくな
るよう、基準電圧発生手段１５及び分圧手段１７の回路
定数を予め設定しておく、 これによりＶ ｏｎ ＜
Ｖ ｏａｘの場合にはＶｄくＶＮで、コンパレータの出
力端子２０の電圧情報■。、はハイレベルとなり、Ｖ
ｏｎ ＞ Ｖ ａｎ、の場合にはＶｄ＞Ｖｓで電圧情報
■。、はローレベルとなり、被検出昇圧電圧ｖ珂を検出
することができる。
設定される所望の被検出昇圧電圧である。 昇圧電圧Ｖ
、ＩＸの分圧電圧■ｄｘが基Ｍｉ−電圧ＶＮに等しくな
るよう、基準電圧発生手段１５及び分圧手段１７の回路
定数を予め設定しておく、 これによりＶ ｏｎ ＜
Ｖ ｏａｘの場合にはＶｄくＶＮで、コンパレータの出
力端子２０の電圧情報■。、はハイレベルとなり、Ｖ
ｏｎ ＞ Ｖ ａｎ、の場合にはＶｄ＞Ｖｓで電圧情報
■。、はローレベルとなり、被検出昇圧電圧ｖ珂を検出
することができる。
（実施例）
以下、図面を参照して本発明の一実施例について説明す
る。
る。
第３図は本発明に係る検出回路の構成を示す回精図であ
る。 なお第１図と同じ符号は同一部分又は対応部分を
表わす。
る。 なお第１図と同じ符号は同一部分又は対応部分を
表わす。
検出口ＦＩ！１５０は、昇圧回路１３、基準電圧発生手
段１５、分圧手段１７、コンパレータ１９及びインター
フェース回路２１を具備し、バイポーラ素子とＣＭＯ８
素子とが混在する１つの半導体チップに措栽されている
。
段１５、分圧手段１７、コンパレータ１９及びインター
フェース回路２１を具備し、バイポーラ素子とＣＭＯ８
素子とが混在する１つの半導体チップに措栽されている
。
昇圧回路１３は、公知のＤＣ−ＤＣコンバータに等しい
構成で、端子１１から入力されるバイポーラ用電源電圧
Ｖｃｃ（例えばＬ５Ｖ）を交流電圧に変換して昇圧した
後、再び直流に変換し、０ＭＯ８を駆動できる電圧Ｖｏ
ｏ（例えば３．６Ｖ）とし、端子１４を介して、電圧■
。ｏ）ＣＭＯＳロジック回路（図示していない）に出力
する。
構成で、端子１１から入力されるバイポーラ用電源電圧
Ｖｃｃ（例えばＬ５Ｖ）を交流電圧に変換して昇圧した
後、再び直流に変換し、０ＭＯ８を駆動できる電圧Ｖｏ
ｏ（例えば３．６Ｖ）とし、端子１４を介して、電圧■
。ｏ）ＣＭＯＳロジック回路（図示していない）に出力
する。
基準電圧発生手段１５は、定電流源ＩＯ１抵抗Ｒ１，及
びＰＮ接合ダイオードＱ、とから成り、接続点Ａ（基準
電圧端子１６に相当）に基準となる第１電圧ｖＮを発生
する。 抵抗Ｒ１，の値を変化させることによりｖＮを
所望値にすることができる。 ダイオードＱ、はＮＰＮ
）−ランジスタＱ２のベース・エミッタ間に接続され、
これによりトランジスタＱ２は電流源として動作する。
びＰＮ接合ダイオードＱ、とから成り、接続点Ａ（基準
電圧端子１６に相当）に基準となる第１電圧ｖＮを発生
する。 抵抗Ｒ１，の値を変化させることによりｖＮを
所望値にすることができる。 ダイオードＱ、はＮＰＮ
）−ランジスタＱ２のベース・エミッタ間に接続され、
これによりトランジスタＱ２は電流源として動作する。
分圧手段１７は抵抗Ｒ７とＲつとから成り、接続点Ｂ（
第２電圧端子１８に相当）に昇圧電圧Ｖｏｏを分圧した
第２電圧ｖｄを発生する。 即ちＶｄ＝ＶｏｏＸ （Ｒ
Ｔ３ ／ （Ｒ１２＋ Ｒ＋ｚ ） ）である。
第２電圧端子１８に相当）に昇圧電圧Ｖｏｏを分圧した
第２電圧ｖｄを発生する。 即ちＶｄ＝ＶｏｏＸ （Ｒ
Ｔ３ ／ （Ｒ１２＋ Ｒ＋ｚ ） ）である。
コンパレータ１９は、ＰＮＰ トランジスタＱ５、Ｑ６
を負荷素子、ＮＰＮ）ランジスタＱ３、Ｑ４を駆動素子
、ＮＰＮトランジスタＱ２を電流源用素子とする差動増
幅器である。 １つの入力端ＩＮ、は接続点Ｂに、他の
１つの入力端ＩＮ２は接続点Ａにそれぞれ接続され、出
力１１１０ＵＴ、は、端子２０を介してインターフェー
ス回１２１に接続される。
を負荷素子、ＮＰＮ）ランジスタＱ３、Ｑ４を駆動素子
、ＮＰＮトランジスタＱ２を電流源用素子とする差動増
幅器である。 １つの入力端ＩＮ、は接続点Ｂに、他の
１つの入力端ＩＮ２は接続点Ａにそれぞれ接続され、出
力１１１０ＵＴ、は、端子２０を介してインターフェー
ス回１２１に接続される。
インターフェース回路２１は、抵抗Ｒ＋ａとＮＰＮトラ
ンジスタＱ７より成り、コンパレータの出力端子２０の
電圧Ｖ。、がハイレベルの場合には、検出信号伝達端子
２２（接続点Ｃ）の電圧ｖ０２は、トランジスタＱ７の
コレクタ・エミッタ間の飽和電圧Ｖａｔ（Ｓａｔ）に等
しく、又電圧Ｖ０．がローレベルの場合には電圧ｖｏ２
は、はぼＶｏＤとなる。
ンジスタＱ７より成り、コンパレータの出力端子２０の
電圧Ｖ。、がハイレベルの場合には、検出信号伝達端子
２２（接続点Ｃ）の電圧ｖ０２は、トランジスタＱ７の
コレクタ・エミッタ間の飽和電圧Ｖａｔ（Ｓａｔ）に等
しく、又電圧Ｖ０．がローレベルの場合には電圧ｖｏ２
は、はぼＶｏＤとなる。
次に第４図及び第５図を参照して、第３図に示す検出回
路の昇圧開始後の特性について説明する。
路の昇圧開始後の特性について説明する。
第４図の横軸は時間、縦軸はＣＭＯＳロジック回路に出
力される昇圧電圧■叩、及びバイポーラ用電源電圧■ｃ
ｃ を表わす、１＝０でスタンバイモードが解除され、
昇圧回路１３は昇圧開始し、昇圧電圧ｖ ａｎは折線５
１のように上昇し一定値ＶＯＯ（ＴＶｌｌ）に達する。
力される昇圧電圧■叩、及びバイポーラ用電源電圧■ｃ
ｃ を表わす、１＝０でスタンバイモードが解除され、
昇圧回路１３は昇圧開始し、昇圧電圧ｖ ａｎは折線５
１のように上昇し一定値ＶＯＯ（ＴＶｌｌ）に達する。
又バイポーラ用電源電圧は１ ＝０でＶｃｃ（Ｔｙｏ
）とし、直線５２で示すよう一定値を持つものとする。
）とし、直線５２で示すよう一定値を持つものとする。
折線（破線）５３は検出信号伝達端子２２（０点）の
電圧Ｖ ０２の推移を示す、 又縦軸のＶｏｏ（Ｔ、。
電圧Ｖ ０２の推移を示す、 又縦軸のＶｏｏ（Ｔ、。
）は０ＭＯ８用電源電圧の代表的（Ｔｙｐｉｃａｌ）な
値（例えば３．６［Ｖ］）で、ＶＯＯＮは０ＭＯ８素子
が動作できる最小値（例えば２．２［Ｖ］）である、
又Ｖｃｃ（Ｔ ｙａ ）はバイポーラ用電源電圧の代表
値（例えば１．５ ［Ｖ］ ）で、Ｖ ｃｃ （Ｍ
Ｉ Ｎ ）はバイポーラ素子が動作できる最小値（例え
ば０．９［Ｖ］）である、 ■可は、Ｂ点の電圧ｖｄが
Ａ点の電圧■、に等しくなったときのＶＯＯの値（例え
ば２．８［■］）である。
値（例えば３．６［Ｖ］）で、ＶＯＯＮは０ＭＯ８素子
が動作できる最小値（例えば２．２［Ｖ］）である、
又Ｖｃｃ（Ｔ ｙａ ）はバイポーラ用電源電圧の代表
値（例えば１．５ ［Ｖ］ ）で、Ｖ ｃｃ （Ｍ
Ｉ Ｎ ）はバイポーラ素子が動作できる最小値（例え
ば０．９［Ｖ］）である、 ■可は、Ｂ点の電圧ｖｄが
Ａ点の電圧■、に等しくなったときのＶＯＯの値（例え
ば２．８［■］）である。
ｖｃｃ（ＭＩＮ）≦ＶＣｃ及びＶ Ｏｗｌ ＜ Ｖ ｇ
４の場合、バイポーラ部回路はオンするが、ＣＭＯ３部
回路はオフ状態である。 ＶｏＤが増加して、■ゆ≦”
ｏｐ ＜ Ｖ 、ＸＩＸの場合、即ちｖｏｏがＶ可を
超えると０Ｍ０３部が動作し、Ｖ四囲ちＢ点の電圧がＡ
点の電圧に等しくなるまで０点の電圧はハイレベルとな
る。 ■叩が更に増加して、ｖ魚≦ｖｏｏ≦ｖｏ。
４の場合、バイポーラ部回路はオンするが、ＣＭＯ３部
回路はオフ状態である。 ＶｏＤが増加して、■ゆ≦”
ｏｐ ＜ Ｖ 、ＸＩＸの場合、即ちｖｏｏがＶ可を
超えると０Ｍ０３部が動作し、Ｖ四囲ちＢ点の電圧がＡ
点の電圧に等しくなるまで０点の電圧はハイレベルとな
る。 ■叩が更に増加して、ｖ魚≦ｖｏｏ≦ｖｏ。
（Ｔ ｙｐ ）の場合は、Ｂ点の電圧がＡ点の電圧より
上昇するので、０点の電圧はローレベルとなる。
上昇するので、０点の電圧はローレベルとなる。
昇圧回路による昇圧開始後の検出方式を第５図に示す、
即ちスタンバイモードが解除され（ｔ＝０）、昇圧回
路が昇圧を開始し、ＣＭＯＳが動作できる最小値ＶｍＮ
に達すると０点の電圧はハイレベルとなり、０ＭＯ８素
子から成るインバータ８を介してリセット又はクリアー
信号（０レベル）をＣＭＯＳロジック回路に伝達する。
即ちスタンバイモードが解除され（ｔ＝０）、昇圧回
路が昇圧を開始し、ＣＭＯＳが動作できる最小値ＶｍＮ
に達すると０点の電圧はハイレベルとなり、０ＭＯ８素
子から成るインバータ８を介してリセット又はクリアー
信号（０レベル）をＣＭＯＳロジック回路に伝達する。
昇圧電圧Ｖｏｏが更に上昇して、その分圧電圧ｖｄが
予め設定した基準電圧ＶＮに達するまで、即ちｖ魚に達
するまで（ｔ、からｔ２まで）クリアー状態となる。
ＶｏｏがＶＯＯＭを超えるとコンパレータの出力は反転
し、ＣＭＯＳロジック回路は完全動作領域に入る。 Ｖ
ｏｏが更に上昇してＶＯＤ（ＴＶｌｌ）に達し、定常動
作となる。
予め設定した基準電圧ＶＮに達するまで、即ちｖ魚に達
するまで（ｔ、からｔ２まで）クリアー状態となる。
ＶｏｏがＶＯＯＭを超えるとコンパレータの出力は反転
し、ＣＭＯＳロジック回路は完全動作領域に入る。 Ｖ
ｏｏが更に上昇してＶＯＤ（ＴＶｌｌ）に達し、定常動
作となる。
［発明の効果］
７本発明の検出回路は、超低電圧まで動作するシステム
において１つの半導体チップに昇圧回路と共に取り込ま
れ、昇圧回路の昇圧電圧を検出して、ロジックＩＣ等の
回路に検出信号を自動的に出力することができるので、
これら回路の誤動作防止が可能になった。
において１つの半導体チップに昇圧回路と共に取り込ま
れ、昇圧回路の昇圧電圧を検出して、ロジックＩＣ等の
回路に検出信号を自動的に出力することができるので、
これら回路の誤動作防止が可能になった。
即ち昇圧回路等で昇圧すると、立上がりまでの間に例え
ばＭＯＳ部が不完全な状態で動作し始めたり、或いは寿
命に近い電池が、あるモードで大電流を取ると急に昇圧
電圧が低下しなりして誤動作の原因となるが、本発明の
検出回路によりこれら誤動作防止の対策が可能となる。
ばＭＯＳ部が不完全な状態で動作し始めたり、或いは寿
命に近い電池が、あるモードで大電流を取ると急に昇圧
電圧が低下しなりして誤動作の原因となるが、本発明の
検出回路によりこれら誤動作防止の対策が可能となる。
第１図は本発明の検出回路の構成の概要を示すブロック
図、第２図は本発明の検出回路の動作の概要を説明する
ための図、第３図は本発明の検出回路の実施例の構成を
示す回路図、第４図は第３図の検出回路の昇圧開始後の
特性の説明図、第５図は第３図の検出回路の昇圧開始後
の検出方式を示す図、第６図は従来のＣＭＯ３回路単体
による検出回路図、第７図は第６図の検出回路の動作を
説明するための図である。 １１・・・バイポーラ用電源端子、 １３・・・昇圧回
路、 １４・・・昇圧電圧取出し端子、 １５・・・基
準電圧（第１電圧）発生手段、 １６・・・基準電圧（
第１電圧）ｒ４Ａ子（接続点Ａ）、 １７・・・分圧手
段、 １８・・・第２１！圧端子、 １９・・・コンパ
レータ、 ２１・・・インターフェース回路、 ５０・
・・検出回路。 第 図 第 図
図、第２図は本発明の検出回路の動作の概要を説明する
ための図、第３図は本発明の検出回路の実施例の構成を
示す回路図、第４図は第３図の検出回路の昇圧開始後の
特性の説明図、第５図は第３図の検出回路の昇圧開始後
の検出方式を示す図、第６図は従来のＣＭＯ３回路単体
による検出回路図、第７図は第６図の検出回路の動作を
説明するための図である。 １１・・・バイポーラ用電源端子、 １３・・・昇圧回
路、 １４・・・昇圧電圧取出し端子、 １５・・・基
準電圧（第１電圧）発生手段、 １６・・・基準電圧（
第１電圧）ｒ４Ａ子（接続点Ａ）、 １７・・・分圧手
段、 １８・・・第２１！圧端子、 １９・・・コンパ
レータ、 ２１・・・インターフェース回路、 ５０・
・・検出回路。 第 図 第 図
Claims (1)
- １バイポーラ素子とＣＭＯＳ素子とが混在する１つの半
導体チップに搭載され、（ａ）バイポーラ素子から成り
、バイポーラ用電源電圧を昇圧してＣＭＯＳ素子に電圧
を供給する昇圧回路と、（ｂ）バイポーラ素子から成り
、基準となる第１電圧を発生する基準電圧発生手段と、
（ｃ）前記昇圧回路により昇圧された電圧を分圧して第
２の電圧を発生する分圧手段と、（ｄ）バイポーラ素子
から成り、第１の電圧と第２の電圧とのそれぞれの大き
さを比較し、その比較結果を出力するコンパレータと、
（ｅ）バイポーラ素子から成り、前記コンパレータの出
力を受け、所定回路に検出信号を伝達するインターフェ
ース回路とを、具備することを特徴とする検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4813489A JPH02228064A (ja) | 1989-02-28 | 1989-02-28 | 検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4813489A JPH02228064A (ja) | 1989-02-28 | 1989-02-28 | 検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02228064A true JPH02228064A (ja) | 1990-09-11 |
Family
ID=12794864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4813489A Pending JPH02228064A (ja) | 1989-02-28 | 1989-02-28 | 検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02228064A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1211790A3 (en) * | 2000-12-01 | 2003-01-02 | Texas Instruments Deutschland Gmbh | Integrated semiconductor circuit |
| US6566931B2 (en) | 2000-07-25 | 2003-05-20 | Nec Electronics Corporation | Semiconductor integrated circuit device with level shift circuit |
| US6642757B2 (en) | 2000-09-21 | 2003-11-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a power-on reset circuit |
-
1989
- 1989-02-28 JP JP4813489A patent/JPH02228064A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6566931B2 (en) | 2000-07-25 | 2003-05-20 | Nec Electronics Corporation | Semiconductor integrated circuit device with level shift circuit |
| US6642757B2 (en) | 2000-09-21 | 2003-11-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a power-on reset circuit |
| US6901012B2 (en) | 2000-09-21 | 2005-05-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a power-on reset circuit |
| EP1211790A3 (en) * | 2000-12-01 | 2003-01-02 | Texas Instruments Deutschland Gmbh | Integrated semiconductor circuit |
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