JPH02228107A - ゲート式リニアアンプのバイアス源回路及び発振回路 - Google Patents
ゲート式リニアアンプのバイアス源回路及び発振回路Info
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- JPH02228107A JPH02228107A JP1048951A JP4895189A JPH02228107A JP H02228107 A JPH02228107 A JP H02228107A JP 1048951 A JP1048951 A JP 1048951A JP 4895189 A JP4895189 A JP 4895189A JP H02228107 A JPH02228107 A JP H02228107A
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Oscillators With Electromechanical Resonators (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、インバータ（ＮＯＴゲート）を利用したゲ
ート式リニアアンプのバイアス源回路及びそのアンプを
使用した発振回路に関するものである。
ート式リニアアンプのバイアス源回路及びそのアンプを
使用した発振回路に関するものである。
（従来の技術）
従来より、発振回路としてインバータタイプのゲートを
利用したものが知られている。
利用したものが知られている。
従来のこの種の発振回路を第４図に示す０図において、
１はインバータ、Ｒ１はインバータｌの入出力端間に接
続された帰還抵抗で、上記インバータ１と帰還抵抗Ｒ１
とはリニアアンプを構成している、また、２は水晶振動
子Ｘ、抵抗Ｒ２、Ｒ３、コンデンサＣ１、Ｃ２によって
構成され、インバータ１の入出力端間に接続された発振
帰還回路、３はバッファアンプとしてのインバータ、Ｏ
ＵＴは出力端子、Ｇはグランド端子である。
１はインバータ、Ｒ１はインバータｌの入出力端間に接
続された帰還抵抗で、上記インバータ１と帰還抵抗Ｒ１
とはリニアアンプを構成している、また、２は水晶振動
子Ｘ、抵抗Ｒ２、Ｒ３、コンデンサＣ１、Ｃ２によって
構成され、インバータ１の入出力端間に接続された発振
帰還回路、３はバッファアンプとしてのインバータ、Ｏ
ＵＴは出力端子、Ｇはグランド端子である。
次に動作について説明する。
従来の発振回路において、電源がＯＮされると、まずイ
ンバータ１の出力が立ち上がり、それが抵抗Ｒ１によっ
てインバータｌの入力にバイアス電圧として負帰還され
る。こうした動作が繰り返されてインバータ１は入力電
圧がスレッシュホールド電圧となり、リニアアンプの状
態となる。その後、電源ノイズ等、回路内のノイズの中
で発振帰還回路２およびインバータ１にて所定周波数の
みが増幅されて一定のクリープ時間が経過すると、安定
した周波数出力が増幅されてバッファアンプ３を経て出
力端ＯＵＴに出力される。
ンバータ１の出力が立ち上がり、それが抵抗Ｒ１によっ
てインバータｌの入力にバイアス電圧として負帰還され
る。こうした動作が繰り返されてインバータ１は入力電
圧がスレッシュホールド電圧となり、リニアアンプの状
態となる。その後、電源ノイズ等、回路内のノイズの中
で発振帰還回路２およびインバータ１にて所定周波数の
みが増幅されて一定のクリープ時間が経過すると、安定
した周波数出力が増幅されてバッファアンプ３を経て出
力端ＯＵＴに出力される。
−ａに、インバータＩにおいて、その入力にスレッシュ
ホールド電圧と等しいバイアス電圧を印加すると、微小
振幅の信号についてはこれを増幅することができる。従
来の発振回路では、いわゆるセルフバイアスが採用され
ており、インバータ１の出力電圧を帰還抵抗Ｒ１によっ
てバイアス電圧として印加するようにしている。
ホールド電圧と等しいバイアス電圧を印加すると、微小
振幅の信号についてはこれを増幅することができる。従
来の発振回路では、いわゆるセルフバイアスが採用され
ており、インバータ１の出力電圧を帰還抵抗Ｒ１によっ
てバイアス電圧として印加するようにしている。
（発明が解決しようとする課題）
しかるに、従来の発振回路では、インバータＩの出力を
抵抗Ｒ１によって負帰還をかけることになり、インバー
タ１のゲインが低下し、又雰囲気温度や’／ＪＡＲ電圧
が変動すると、バイアス電圧が変化し、発振回路の動作
点が変動しやすく、その結果発振起動時間が長いという
問題があった。
抵抗Ｒ１によって負帰還をかけることになり、インバー
タ１のゲインが低下し、又雰囲気温度や’／ＪＡＲ電圧
が変動すると、バイアス電圧が変化し、発振回路の動作
点が変動しやすく、その結果発振起動時間が長いという
問題があった。
この発明は、かかる従来の問題点に鑑み、ゲインロスを
解消でき、しかもバイアス電圧の変動を低減できるゲー
ト式リニアアンプのバイアス源回路を提供することを課
題とする。
解消でき、しかもバイアス電圧の変動を低減できるゲー
ト式リニアアンプのバイアス源回路を提供することを課
題とする。
また、この発明は、上述のバイアス源回路を備えたゲー
ト式リニアアンプを用い、発振起動時間を短くできる発
振回路を提供することを課題とする。
ト式リニアアンプを用い、発振起動時間を短くできる発
振回路を提供することを課題とする。
（課題を解決するための手段）
そして本件発明者は、かかる課題を解決すべく鋭意研究
した結果、別途バイアス源回路を設け、安定したバイア
ス電圧を発生させるようにして帰還抵抗をなくせばゲイ
ンロスを解消でき、又インバータタイプのゲートＩＣで
は、通常、パッケージ内に４〜６個のインバータが内蔵
されているが、その内使用されるのは２〜３個のインバ
ータであり、あとのインバータは使用されないままであ
り、この未使用のインバータを利用してバイアス源回路
を構成できることに着目し、本発明を完成した。
した結果、別途バイアス源回路を設け、安定したバイア
ス電圧を発生させるようにして帰還抵抗をなくせばゲイ
ンロスを解消でき、又インバータタイプのゲートＩＣで
は、通常、パッケージ内に４〜６個のインバータが内蔵
されているが、その内使用されるのは２〜３個のインバ
ータであり、あとのインバータは使用されないままであ
り、この未使用のインバータを利用してバイアス源回路
を構成できることに着目し、本発明を完成した。
そこでこの発明に係るゲート式リニアアンプのバイアス
源回路は、 「第１のＮＯＴゲートの入力端にバイアス電圧を印加す
るとともに増幅すべき信号を入力し、該入力信号を増幅
するようにしたゲート式リニアアンプにおいて、 その出力端が電圧調整用抵抗を介して第１のＮＯＴゲー
トの入力端に接続された第２のＮＯＴゲートと、第２の
ＮＯＴゲートの入出力端間に接続された帰還抵抗とから
成り、第１のＮＯＴゲートの入力端にバイアス電圧を印
加するようにした」ことを要旨とするものである。
源回路は、 「第１のＮＯＴゲートの入力端にバイアス電圧を印加す
るとともに増幅すべき信号を入力し、該入力信号を増幅
するようにしたゲート式リニアアンプにおいて、 その出力端が電圧調整用抵抗を介して第１のＮＯＴゲー
トの入力端に接続された第２のＮＯＴゲートと、第２の
ＮＯＴゲートの入出力端間に接続された帰還抵抗とから
成り、第１のＮＯＴゲートの入力端にバイアス電圧を印
加するようにした」ことを要旨とするものである。
また、この発明に係る発振回路は、
［増幅すべき信号を入力とする第１のＮＯＴゲートと、
その出力端が電圧調整用抵抗を介して第１のＮＯＴゲー
トの入力端に接続された第２のＮＯＴゲートと、第２の
ＮＯＴゲートの入出力端間に接続された帰還抵抗とから
成り、第１のＮＯＴゲートの入力端にバイアス電圧を印
加するバイアス源回路と、 第１のＮＯＴゲートの入出力端間に接続された発振帰還
回路とを設けるようにした」ことを要旨とするものであ
る。
トの入力端に接続された第２のＮＯＴゲートと、第２の
ＮＯＴゲートの入出力端間に接続された帰還抵抗とから
成り、第１のＮＯＴゲートの入力端にバイアス電圧を印
加するバイアス源回路と、 第１のＮＯＴゲートの入出力端間に接続された発振帰還
回路とを設けるようにした」ことを要旨とするものであ
る。
ここで第１のＮＯＴゲートは一つ又は複数であってもよ
い、また、複数のゲートにバイアス電圧を印加する場合
、一つのバイアス源回路で並列に印加してもよく、ある
いは一つのＮＯＴゲートはバイアス源回路で印加し、他
はそのＮＯＴゲートの出力を電圧降下させて印加させる
ようにしてもよい、また、電圧調整用抵抗は第１のＮＯ
Ｔゲートが一つの場合にはバイアス源回路の帰還抵抗の
抵抗値と等しい抵抗値とすればよく、又二つの第１のＮ
ＯＴゲートに並列にバイアス電圧を印加する場合には帰
還抵抗の１／２の抵抗値とすればよい。
い、また、複数のゲートにバイアス電圧を印加する場合
、一つのバイアス源回路で並列に印加してもよく、ある
いは一つのＮＯＴゲートはバイアス源回路で印加し、他
はそのＮＯＴゲートの出力を電圧降下させて印加させる
ようにしてもよい、また、電圧調整用抵抗は第１のＮＯ
Ｔゲートが一つの場合にはバイアス源回路の帰還抵抗の
抵抗値と等しい抵抗値とすればよく、又二つの第１のＮ
ＯＴゲートに並列にバイアス電圧を印加する場合には帰
還抵抗の１／２の抵抗値とすればよい。
また、発振帰還回路は従来公知の回路、例えば水晶振動
子で構成した発振帰還回路を用いることができる。
子で構成した発振帰還回路を用いることができる。
また、本発明に係るバイアス源回路を備えたゲート式リ
ニアアンプは発振回路に用いるのが最も好ましいが、勿
論、発振回路以外のものに適用してもよい。
ニアアンプは発振回路に用いるのが最も好ましいが、勿
論、発振回路以外のものに適用してもよい。
（作用）
この発明に係るゲート式リニアアンプのバイアス源回路
においては、バイアス源回路を別途設け、これをＮＯＴ
ゲートと帰還抵抗とで構成するようにしたことから、リ
ニヤアンプとしてのＮＯＴゲートのセルフバイアス用抵
抗が不用となり、リニヤアンプがＮＯＴゲートの最大ゲ
インで信号増幅を行い、又バイアス源回路がセルフバイ
アスの場合に比して温度や電′ｔＡ電圧の変動を受ける
ことが少なく、一定したバイアス電圧が印加されるもの
である。
においては、バイアス源回路を別途設け、これをＮＯＴ
ゲートと帰還抵抗とで構成するようにしたことから、リ
ニヤアンプとしてのＮＯＴゲートのセルフバイアス用抵
抗が不用となり、リニヤアンプがＮＯＴゲートの最大ゲ
インで信号増幅を行い、又バイアス源回路がセルフバイ
アスの場合に比して温度や電′ｔＡ電圧の変動を受ける
ことが少なく、一定したバイアス電圧が印加されるもの
である。
また、この発明に係る発振回路においては、上述のバイ
アス源回路を備えたゲート式リニアアンプと発振帰還回
路とで発振回路を構成するようにしたことから、温度、
電源電圧の変動に対して回路の動作点はほとんど変化せ
ず、又リニヤアンプがＮＯＴゲートの最大ゲインで信号
増幅を行い、その結果発振起動時間は短くなるものであ
る。
アス源回路を備えたゲート式リニアアンプと発振帰還回
路とで発振回路を構成するようにしたことから、温度、
電源電圧の変動に対して回路の動作点はほとんど変化せ
ず、又リニヤアンプがＮＯＴゲートの最大ゲインで信号
増幅を行い、その結果発振起動時間は短くなるものであ
る。
（実施例）
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例によるバイアス源回路を備え
たゲート式リニアアンプを示す０図において、１は増幅
すべき信号を入力とし、リニアアンプとして機能する第
１のインバータ（第１のＮＯＴゲート）、５はその出力
端が電圧調整用抵抗Ｒ５を介して第１のインバータｌの
入力端に接続された第２のインバータ（ＮＯＴゲート）
、Ｒ４は第２のインバータ５の入出力端間に接続された
帰還抵抗で、該帰還抵抗Ｒ４と電圧調整用抵抗Ｒ５とは
等しい抵抗値に設定されており、上記第２のインバータ
５及び抵抗Ｒ４、Ｒ５は第１のインバータ■の入力端に
バイアス電圧を印加するバイアス源回路４を構成してい
る。また、ＯＵＴは出力端、ＩＮは増幅すべき信号の入
力端である。
たゲート式リニアアンプを示す０図において、１は増幅
すべき信号を入力とし、リニアアンプとして機能する第
１のインバータ（第１のＮＯＴゲート）、５はその出力
端が電圧調整用抵抗Ｒ５を介して第１のインバータｌの
入力端に接続された第２のインバータ（ＮＯＴゲート）
、Ｒ４は第２のインバータ５の入出力端間に接続された
帰還抵抗で、該帰還抵抗Ｒ４と電圧調整用抵抗Ｒ５とは
等しい抵抗値に設定されており、上記第２のインバータ
５及び抵抗Ｒ４、Ｒ５は第１のインバータ■の入力端に
バイアス電圧を印加するバイアス源回路４を構成してい
る。また、ＯＵＴは出力端、ＩＮは増幅すべき信号の入
力端である。
次に動作について説明する。
本ゲート式リニアアンプにおいて、電源がＯＮされると
、バイアス源回路４において第２のインバータ５の出力
が立ち上がり、その出力電圧が帰還抵抗Ｒ４で第２のイ
ンバータ５の入力に帰還され、又上記出力電圧が電圧調
整用抵抗Ｒ５を介して第１のインバータ１の人力に印加
される。
、バイアス源回路４において第２のインバータ５の出力
が立ち上がり、その出力電圧が帰還抵抗Ｒ４で第２のイ
ンバータ５の入力に帰還され、又上記出力電圧が電圧調
整用抵抗Ｒ５を介して第１のインバータ１の人力に印加
される。
この時、帰還抵抗Ｒ４と電圧調整用抵抗Ｒ５の抵抗値が
等しいことから、第１のインバータ１の人力と第２のイ
ンバータ５の入力とは等しい電圧になり、しかも第２の
インバータ５の出力が直ちに所定電圧に達することから
、第１のインバータｌの入力は直ちにアナログ動作に最
適なスレッシュホールド電圧、即ち電源電圧の１／２の
電圧に設定される。そして入力＠ＩＮに信号が入力され
ると、人力信号は第１のインバータｌの最大ゲインでも
って増幅されて出力端ＯＵＴに出力されることとなる。
等しいことから、第１のインバータ１の人力と第２のイ
ンバータ５の入力とは等しい電圧になり、しかも第２の
インバータ５の出力が直ちに所定電圧に達することから
、第１のインバータｌの入力は直ちにアナログ動作に最
適なスレッシュホールド電圧、即ち電源電圧の１／２の
電圧に設定される。そして入力＠ＩＮに信号が入力され
ると、人力信号は第１のインバータｌの最大ゲインでも
って増幅されて出力端ＯＵＴに出力されることとなる。
以上のような本実施例のゲート式リニアアンプでは、バ
イアス源回路４を別途設けて第１のインバータ１０入力
にバイアス電圧を印加するようにしたので、従来のゲー
ト式リニアアンプにおけるセルフバイアス用抵抗が不用
となり、リニヤアンプをインバータ１の最大ゲインで作
動させることができる。
イアス源回路４を別途設けて第１のインバータ１０入力
にバイアス電圧を印加するようにしたので、従来のゲー
ト式リニアアンプにおけるセルフバイアス用抵抗が不用
となり、リニヤアンプをインバータ１の最大ゲインで作
動させることができる。
また、本ゲート式リニアアンプでは、インバータ５と抵
抗Ｒ４、Ｒ５とからなるバイアス源回路４を別途設ける
ようにしたので、従来のセルフバイアスの場合に比して
温度変動や電源電圧変動の影響を受けることが少なく、
一定のバイアス電圧を印加でき、安定した増幅を実現で
きる。
抗Ｒ４、Ｒ５とからなるバイアス源回路４を別途設ける
ようにしたので、従来のセルフバイアスの場合に比して
温度変動や電源電圧変動の影響を受けることが少なく、
一定のバイアス電圧を印加でき、安定した増幅を実現で
きる。
さらに、本ゲート式リニアアンプでは、インバ−夕５と
抵抗Ｒ４、Ｒ５とでバイアス源回路４を構成したので、
ゲートＩＣ内における未使用のゲートを有効利用できる
。
抵抗Ｒ４、Ｒ５とでバイアス源回路４を構成したので、
ゲートＩＣ内における未使用のゲートを有効利用できる
。
また、第２図は本発明の一実施例による発振回路を示す
０図において第１図と同一符号は同−又は相当部分を示
し、３は第１のインバータｌの出力端にコンデンサＣ３
を介して接続され、バッファとして機能する第３のイン
バータ（第１のＮ。
０図において第１図と同一符号は同−又は相当部分を示
し、３は第１のインバータｌの出力端にコンデンサＣ３
を介して接続され、バッファとして機能する第３のイン
バータ（第１のＮ。
Ｔゲート）、５はその出力端が電圧調整用抵抗Ｒ５、Ｒ
６を介して第１、第３のインバータ１．３の入力端に接
続された第２のインパーク、Ｒ４は第２のインバータ５
の入出力端間に接続された帰還抵抗で、該帰還抵抗Ｒ４
の抵抗値は電圧調整用抵抗Ｒ５、Ｒ６の２倍の抵抗値に
設定されており、上記第２のインバータ５及び抵抗Ｒ４
、Ｒ５、Ｒ６は第１．第３のインバータ１．３の入力端
にバイアス電圧を印加するバイアス源回路４を構成して
いる。
６を介して第１、第３のインバータ１．３の入力端に接
続された第２のインパーク、Ｒ４は第２のインバータ５
の入出力端間に接続された帰還抵抗で、該帰還抵抗Ｒ４
の抵抗値は電圧調整用抵抗Ｒ５、Ｒ６の２倍の抵抗値に
設定されており、上記第２のインバータ５及び抵抗Ｒ４
、Ｒ５、Ｒ６は第１．第３のインバータ１．３の入力端
にバイアス電圧を印加するバイアス源回路４を構成して
いる。
次に動作について説明する。
本発振回路において、電源がＯＮされると、バイアス源
回路４において第２のインバータ５の出力が立ち上がり
、その出力電圧が帰還抵抗Ｒ４で第２のインバータ５の
入力に帰還され、父上記出力電圧が電圧調整用抵抗Ｒ５
、Ｒ６を介してバイアス電圧として第１、第３のインバ
ータ１．３の入力に印加され、この時帰還抵抗Ｒの抵抗
値が電圧調整用抵抗Ｒ５、Ｒ６の抵抗値の２倍に設定さ
れ、かつ抵抗Ｒ５と抵抗Ｒ６とが相互に並列接続されて
いることから、第１、第３のインバータ１．３の入力と
第２のインバータ５の入力とは等しい電圧になり、しか
も第２のインバータ５の出力が直ちに所定電圧に達する
ことから、第１、第３のインバータ１．３のバイアス電
圧は直ちにアナログ動作に最適なスレンシュホールド電
圧、即ち電源電圧の１／２の電圧に設定される。
回路４において第２のインバータ５の出力が立ち上がり
、その出力電圧が帰還抵抗Ｒ４で第２のインバータ５の
入力に帰還され、父上記出力電圧が電圧調整用抵抗Ｒ５
、Ｒ６を介してバイアス電圧として第１、第３のインバ
ータ１．３の入力に印加され、この時帰還抵抗Ｒの抵抗
値が電圧調整用抵抗Ｒ５、Ｒ６の抵抗値の２倍に設定さ
れ、かつ抵抗Ｒ５と抵抗Ｒ６とが相互に並列接続されて
いることから、第１、第３のインバータ１．３の入力と
第２のインバータ５の入力とは等しい電圧になり、しか
も第２のインバータ５の出力が直ちに所定電圧に達する
ことから、第１、第３のインバータ１．３のバイアス電
圧は直ちにアナログ動作に最適なスレンシュホールド電
圧、即ち電源電圧の１／２の電圧に設定される。
その後、電源ノイズ等、回路内のノイズの中で所定周波
数のみが発振帰還回路およびインバータ１で増幅され、
所定のクリープ時間が経過すると、安定な周波数出力が
バイアス電圧としての第３のインバータ３を経て出力さ
れる。
数のみが発振帰還回路およびインバータ１で増幅され、
所定のクリープ時間が経過すると、安定な周波数出力が
バイアス電圧としての第３のインバータ３を経て出力さ
れる。
以上のような本実施例の発振回路では、バイアス電圧を
印加するバイアス源回路４を別途設けてリニアアンプを
構成したので、リニヤアンプをインバータ１の最大ゲイ
ンで作動させることができ、又バイアス源回路４をイン
バータ５と抵抗Ｒ４、Ｒ５とで構成したので、温度変動
や電源電圧変動の影響を受けることが少なく、発振回路
の動作点が極めて安定し、その結果発振起動時間を大幅
に短縮できる。そして本件発明者の実験によれば、従来
のスタンダード発振回路においては起動時間が約１．０
ｍｓであったのに対し、本発振回路では起動時間が０．
４ｍｓとなり、起動時間の大幅な改善が確認された。
印加するバイアス源回路４を別途設けてリニアアンプを
構成したので、リニヤアンプをインバータ１の最大ゲイ
ンで作動させることができ、又バイアス源回路４をイン
バータ５と抵抗Ｒ４、Ｒ５とで構成したので、温度変動
や電源電圧変動の影響を受けることが少なく、発振回路
の動作点が極めて安定し、その結果発振起動時間を大幅
に短縮できる。そして本件発明者の実験によれば、従来
のスタンダード発振回路においては起動時間が約１．０
ｍｓであったのに対し、本発振回路では起動時間が０．
４ｍｓとなり、起動時間の大幅な改善が確認された。
また、第３図は本発明の他の実施例による発振回路を示
す０図において第２図と同一符号は同−又は相当部分を
示し、本実施例では第３のインバータ３へのバイアス電
圧の印加はこれをバイアス源回路４の出力ではなく、第
１のインバータｌの出力電圧を抵抗Ｒ６で電圧降下して
行うようにしており、本件発明者の実験によれば、本発
振回路の方が上記第２の実施例のそれより動作の改善が
見られた。
す０図において第２図と同一符号は同−又は相当部分を
示し、本実施例では第３のインバータ３へのバイアス電
圧の印加はこれをバイアス源回路４の出力ではなく、第
１のインバータｌの出力電圧を抵抗Ｒ６で電圧降下して
行うようにしており、本件発明者の実験によれば、本発
振回路の方が上記第２の実施例のそれより動作の改善が
見られた。
（発明の効果）
以上のように、本発明に係るゲート式リニアアンプのバ
イアス源回路によれば、ＮＯＴゲート及び抵抗でバイア
ス源回路を構成し、該バイアス源回路によってリニアア
ンプとしてのＮＯＴゲートにバイアス電圧を印加する゛
ようにしたので、ゲート式リニアアンプのゲインロスを
解消でき、しかも温度変動や′Ｔ４源電圧電圧変動響を
低減できる効果がある。
イアス源回路によれば、ＮＯＴゲート及び抵抗でバイア
ス源回路を構成し、該バイアス源回路によってリニアア
ンプとしてのＮＯＴゲートにバイアス電圧を印加する゛
ようにしたので、ゲート式リニアアンプのゲインロスを
解消でき、しかも温度変動や′Ｔ４源電圧電圧変動響を
低減できる効果がある。
また、本発明に係る発振回路によれば、上記ゲート式リ
ニアアンプを用いて発振回路を構成するようにしたので
、リニアアンプを最大ゲインで作動させることができ、
しかも温度変動や電源電圧変動による動作点の変化を低
減でき、その結果発振起動時間を短くできる効果がある
。
ニアアンプを用いて発振回路を構成するようにしたので
、リニアアンプを最大ゲインで作動させることができ、
しかも温度変動や電源電圧変動による動作点の変化を低
減でき、その結果発振起動時間を短くできる効果がある
。
第１図は本発明の一実施例によるバイアス源回路を備え
たゲート式リニアアンプを示す回路構成図、第２図は本
発明の一実施例による発振回路を示す回路構成図、第３
図は本発明の他の実施例による発振回路を示す回路構成
図、第４図は従来の発振回路を示す回路構成図である。 ！、３−・・・−・第１１第３のインバータ（第１のＮ
ＯＴゲート）、２−・−発振帰還回路、４・・・−・・
・バイアス源回路、５−・−・第２のインバータ（第２
のＮＯＴゲート）、Ｒ４・・・−・・・帰還抵抗、Ｒ５
、Ｒ６・・・・・電圧調整用抵抗 特許出願人 株式会社 大和真空工業所代理人 弁
理士 石井 入夫１− ノ旦ス、５厘でシ基
Ｉｔ、 、 −一５第 図
たゲート式リニアアンプを示す回路構成図、第２図は本
発明の一実施例による発振回路を示す回路構成図、第３
図は本発明の他の実施例による発振回路を示す回路構成
図、第４図は従来の発振回路を示す回路構成図である。 ！、３−・・・−・第１１第３のインバータ（第１のＮ
ＯＴゲート）、２−・−発振帰還回路、４・・・−・・
・バイアス源回路、５−・−・第２のインバータ（第２
のＮＯＴゲート）、Ｒ４・・・−・・・帰還抵抗、Ｒ５
、Ｒ６・・・・・電圧調整用抵抗 特許出願人 株式会社 大和真空工業所代理人 弁
理士 石井 入夫１− ノ旦ス、５厘でシ基
Ｉｔ、 、 −一５第 図
Claims (2)
- （１）第１のＮＯＴゲート１、３の入力端に、バイアス
電圧を印加するとともに増幅すべき信号を入力し、該入
力信号を増幅するようにしたゲート式リニアアンプにお
いて、 その出力端が電圧調整用抵抗Ｒ５、Ｒ６を介して第１の
ＮＯＴゲート１、３の入力端に接続された第２のＮＯＴ
ゲート５と、第２のＮＯＴゲート５の入出力端間に接続
された帰還抵抗Ｒ４とから成り、第１のＮＯＴゲート１
の入力端にバイアス電圧を印加するようにしたことを特
徴とするゲート式リニアアンプのバイアス源回路。 - （２）増幅すべき信号を入力とする第１のＮＯＴゲート
１と、 その出力端が電圧調整用抵抗Ｒ５を介して第１のＮＯＴ
ゲート１の入力端に接続された第２のＮＯＴゲート５と
、第２のＮＯＴゲート５の入出力端間に接続された帰還
抵抗Ｒ４とから成り、第１のＮＯＴゲート１の入力端に
バイアス電圧を印加するバイアス源回路４と、 第１のＮＯＴゲート１の入出力端間に接続された発振帰
還回路２とを備えたことを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048951A JPH02228107A (ja) | 1989-02-28 | 1989-02-28 | ゲート式リニアアンプのバイアス源回路及び発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048951A JPH02228107A (ja) | 1989-02-28 | 1989-02-28 | ゲート式リニアアンプのバイアス源回路及び発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02228107A true JPH02228107A (ja) | 1990-09-11 |
Family
ID=12817583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1048951A Pending JPH02228107A (ja) | 1989-02-28 | 1989-02-28 | ゲート式リニアアンプのバイアス源回路及び発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02228107A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1662654A1 (fr) * | 2004-11-30 | 2006-05-31 | STMicroelectronics (Rousset) SAS | Circuit amplificateur à transconductance à gain négatif |
| JP2013070375A (ja) * | 2011-09-21 | 2013-04-18 | Fujitsu Ltd | アクティブインダクタ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5117646A (ja) * | 1974-08-02 | 1976-02-12 | Seiko Instr & Electronics | Kogatasuishohatsushinkairo |
| JPS60130918A (ja) * | 1983-12-20 | 1985-07-12 | Nec Corp | ゼロクロス検出回路 |
| JPS61228776A (ja) * | 1985-04-02 | 1986-10-11 | Nec Ic Microcomput Syst Ltd | 垂直同期分離回路 |
| JPS6382108A (ja) * | 1986-09-26 | 1988-04-12 | Nec Corp | 発振回路用半導体集積回路 |
-
1989
- 1989-02-28 JP JP1048951A patent/JPH02228107A/ja active Pending
Patent Citations (4)
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| US7342458B2 (en) | 2004-11-30 | 2008-03-11 | Stmicroelectronics (Rousset) Sas | Negative gain transductance amplifier circuit |
| JP2013070375A (ja) * | 2011-09-21 | 2013-04-18 | Fujitsu Ltd | アクティブインダクタ |
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