JPS60130918A - ゼロクロス検出回路 - Google Patents
ゼロクロス検出回路Info
- Publication number
- JPS60130918A JPS60130918A JP58240307A JP24030783A JPS60130918A JP S60130918 A JPS60130918 A JP S60130918A JP 58240307 A JP58240307 A JP 58240307A JP 24030783 A JP24030783 A JP 24030783A JP S60130918 A JPS60130918 A JP S60130918A
- Authority
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- Japan
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- input
- bias
- inverting amplifier
- circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 15
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 230000009466 transformation Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
不発明はゼロクロス検出回路［［Ｌ、、 ％に相補凰Ｍ
Ｏ８構造の半導体集積回路により構成されるゼロクロス
検出回路に関する。
Ｏ８構造の半導体集積回路により構成されるゼロクロス
検出回路に関する。
（従来技術）
従来、相補ＷＭＯ８構造の半導体集積回路のゼロクロス
検出回路は第１図匹示すように、外部９．１流信号ａ′
ｔ″容ｔａ付器１１？Ｉ−介して入力する反転増幅器１
２と、該反転増幅器１２の入力のバイアス点Ｅｔ同定す
るｋめに、前記反転増幅器１２にバイアス電圧を高抵抗
１３ｉ介してバイアス回路１４とにより構成されている
。＠配バイアス回路１４はバイアス点Ｂが前記反転増幅
器１２のゲインが破大である電源電位ＶＤＤのほぼｌ
／２ｖｃなるよう構成さｆして２り、前記反転増幅器」
２の出方信号を内部回路に入力すれば、前記外部交流信
号ａが前記バイアス点Ｅτクロスするの音検出すること
ができる。
検出回路は第１図匹示すように、外部９．１流信号ａ′
ｔ″容ｔａ付器１１？Ｉ−介して入力する反転増幅器１
２と、該反転増幅器１２の入力のバイアス点Ｅｔ同定す
るｋめに、前記反転増幅器１２にバイアス電圧を高抵抗
１３ｉ介してバイアス回路１４とにより構成されている
。＠配バイアス回路１４はバイアス点Ｂが前記反転増幅
器１２のゲインが破大である電源電位ＶＤＤのほぼｌ
／２ｖｃなるよう構成さｆして２り、前記反転増幅器」
２の出方信号を内部回路に入力すれば、前記外部交流信
号ａが前記バイアス点Ｅτクロスするの音検出すること
ができる。
しかし、このバイアス回路１４では電源が印加されてい
る間はゼロクロス検出回路１０ｔｌ−使用していなくて
も常に前記反転増幅器１２の入力が電源電圧ｖＤＤの１
７２ にバイアスされて２シ、前記反転増幅器１２を構
成しているＰチャンネルＭＯ８ＦＥＴとＮチャンネルＭ
０８ＦＥＴが両者とも導通して２す、多大の貫通電流が
流れ続ける。又、前記バイアス回路は第２図に示すよう
にＰチャンネルＭＯ８ＦＥＴ１４ａ とＮチャンネルＭ
Ｏ８ＦＥＴ１４ｂで構成した場合には両ＭＯ５ＦＥＴが
導通し多大の貫通電流が流詐る。
る間はゼロクロス検出回路１０ｔｌ−使用していなくて
も常に前記反転増幅器１２の入力が電源電圧ｖＤＤの１
７２ にバイアスされて２シ、前記反転増幅器１２を構
成しているＰチャンネルＭＯ８ＦＥＴとＮチャンネルＭ
０８ＦＥＴが両者とも導通して２す、多大の貫通電流が
流れ続ける。又、前記バイアス回路は第２図に示すよう
にＰチャンネルＭＯ８ＦＥＴ１４ａ とＮチャンネルＭ
Ｏ８ＦＥＴ１４ｂで構成した場合には両ＭＯ５ＦＥＴが
導通し多大の貫通電流が流詐る。
したがって従来のゼロクロス検出回路１０は反転増幅器
１２およびバイアス回路１４において、常に多大な貫通
電流が流れるという欠点を有していた。
１２およびバイアス回路１４において、常に多大な貫通
電流が流れるという欠点を有していた。
（発明の目的）
本発明の目的は従来のゼロクロス検出回路におけるかか
る欠点を除去すると共に使用時以外は貫通電流ｔなく丁
ゼロクロス検出回路を提供することにある。
る欠点を除去すると共に使用時以外は貫通電流ｔなく丁
ゼロクロス検出回路を提供することにある。
（発明の構成）
本発明によれば、外部交流信号が容量結合を介して入力
する反転増幅器と、該灰層幅器に高抵抗を介してバイア
ス電圧τ供給するバイアス回路と【富むゼロクロス検出
回路に３いて、−万の入力にコントロール信号を入力す
るＮＡＮＤゲート回路の出力を前記２入力ＮＡＮＤゲー
ト回路の他方の入力に供給すると共に前記高抵抗を介し
て前記反転増幅器の入力に供給する手段とｔ有した前記
□ バイアス回路’ｉＡ［！ｆし、前記コントロール信
号が論理レベルの″Ｈルベルの時に、前記反転増幅器の
バイアス点ｔ″電源電位のほぼｌ／２ にして前記外部
交流信号を反転増幅し、前記コントロール信号が論理ノ
ベルの“Ｌ”レベルの時に前記反転増幅器のバイアス点
ｆ電源′慰位に一定して前記反転増幅器？よび前記ＮＡ
Ｎ Ｄ ゲート回路の貫通゛−流をなくすようにしたこ
とに％徴とするゼロクロス検出回路が得られる。
する反転増幅器と、該灰層幅器に高抵抗を介してバイア
ス電圧τ供給するバイアス回路と【富むゼロクロス検出
回路に３いて、−万の入力にコントロール信号を入力す
るＮＡＮＤゲート回路の出力を前記２入力ＮＡＮＤゲー
ト回路の他方の入力に供給すると共に前記高抵抗を介し
て前記反転増幅器の入力に供給する手段とｔ有した前記
□ バイアス回路’ｉＡ［！ｆし、前記コントロール信
号が論理レベルの″Ｈルベルの時に、前記反転増幅器の
バイアス点ｔ″電源電位のほぼｌ／２ にして前記外部
交流信号を反転増幅し、前記コントロール信号が論理ノ
ベルの“Ｌ”レベルの時に前記反転増幅器のバイアス点
ｆ電源′慰位に一定して前記反転増幅器？よび前記ＮＡ
Ｎ Ｄ ゲート回路の貫通゛−流をなくすようにしたこ
とに％徴とするゼロクロス検出回路が得られる。
（実施例）
次に本発明の実施例について図面を参照して詳細に説明
する。ｍ３図は本発明の第１の実施例を示す。第３図に
おいて、第１の実施例は外部交流信号ａｉ大入力るコン
デンサ２１と、該コンデンサ２１にバイアス点Ｅｆｆｉ
′／ｉ″して接続さｆＬｆｃ反転増幅器２２と、前記バ
イアス点Ｅに高抵抗２３を介して接続されたバイアス回
路２４とを含む。
する。ｍ３図は本発明の第１の実施例を示す。第３図に
おいて、第１の実施例は外部交流信号ａｉ大入力るコン
デンサ２１と、該コンデンサ２１にバイアス点Ｅｆｆｉ
′／ｉ″して接続さｆＬｆｃ反転増幅器２２と、前記バ
イアス点Ｅに高抵抗２３を介して接続されたバイアス回
路２４とを含む。
反転増幅器２２はＰチャンネルＭＯ８ＦＢＴｍよびＮチ
ャンネルＭＯ８ＦＥＴにより構成さルており。
ャンネルＭＯ８ＦＥＴにより構成さルており。
その出力信号が内部回路へ接続されている。
バイアス回路２４は２入力ＮＡＮＤゲート２５で構成さ
れてお９．２入力ＮＡＮＤゲート２５の一万の入力端子
はその出力信号が短絡さｎるように接続されると共に他
方の入力端子はコントロール信号が入力されるように接
続されている。更にこの２入力ＮＡＮＤゲート２５の出
力信号は高抵抗２３に介してバイアス点ＥｌＣ接続され
ている。
れてお９．２入力ＮＡＮＤゲート２５の一万の入力端子
はその出力信号が短絡さｎるように接続されると共に他
方の入力端子はコントロール信号が入力されるように接
続されている。更にこの２入力ＮＡＮＤゲート２５の出
力信号は高抵抗２３に介してバイアス点ＥｌＣ接続され
ている。
このバイアス回路２４はコントロール信号Ｇの論理レベ
ルが′″Ｈ”レベルの時はバイアス回路１０の出力信号
が電源電位のほぼｌ／２となシ、前記反転増幅器のバイ
アス点Ｅ＝ｉ電源峨位のほぼｌ／２にして前記外部交流
信号を反転増幅する。
ルが′″Ｈ”レベルの時はバイアス回路１０の出力信号
が電源電位のほぼｌ／２となシ、前記反転増幅器のバイ
アス点Ｅ＝ｉ電源峨位のほぼｌ／２にして前記外部交流
信号を反転増幅する。
前記コントロール信号Ｇが論理レベルの時は前記バイア
ス回路１０の出力信号が電源電位になり、前記反転増幅
器２２のバイアス点Ｅ１１−電源電位ＶＤＤに固定し、
前鶴己反転増幅器２２を構成するＰチャンネルＭＯ８Ｆ
ＥＴ１（非導通、ＮチャンネルＭＯ８ＦＥ’ｆ’を導通
にして％貴通電流七流さない。
ス回路１０の出力信号が電源電位になり、前記反転増幅
器２２のバイアス点Ｅ１１−電源電位ＶＤＤに固定し、
前鶴己反転増幅器２２を構成するＰチャンネルＭＯ８Ｆ
ＥＴ１（非導通、ＮチャンネルＭＯ８ＦＥ’ｆ’を導通
にして％貴通電流七流さない。
この２人カＮ Ａ Ｎ Ｄゲート回路２５は第４図に示
すように電源′電圧■ＤＤから第１のＰチャンネルＭＯ
８ＦＥＴ２６から第２のＮチャンネルＭＯ８ＦＥＴ２８
ン介して１ｌＯＮチャンネルＭＯ８ＦＥＴ２７に接続さ
れ、更に接地電圧Ｖｌ１８に接続されている。
すように電源′電圧■ＤＤから第１のＰチャンネルＭＯ
８ＦＥＴ２６から第２のＮチャンネルＭＯ８ＦＥＴ２８
ン介して１ｌＯＮチャンネルＭＯ８ＦＥＴ２７に接続さ
れ、更に接地電圧Ｖｌ１８に接続されている。
災にこの２入力ＮＡＮＤゲー ト回路２４は電源電圧Ｖ
ＤＤから第２のＰチャンネルＭＯ８ＦＥＴ２９に接続
され、更にこの第２のＰチャンネルＭＯ８ＰＥＴ２９は
第１のＰチャンネルＭＯ８ＦＥＴ２６と第２のＮチャン
ネルＭＯ８ＦＥＴ２８との接点Ｆに接続されている。こ
の接点Ｆは第２のＰチャンネルＭＯ８ＦＥＴ２９と第２
のＮチャンネルＭＯ８ＦＥＴ２７のゲート端子に接続さ
ルると共に高抵抗２３に接続されている。これらの第１
のＰデャンネルＭ０８ＦＥＴ２６と第１ＯＮチヤン洋ル
Ｍ０８ＦＥＴ２７はコントロール信号Ｇがこれらのゲー
ト端子に入力するように構成されている。
ＤＤから第２のＰチャンネルＭＯ８ＦＥＴ２９に接続
され、更にこの第２のＰチャンネルＭＯ８ＰＥＴ２９は
第１のＰチャンネルＭＯ８ＦＥＴ２６と第２のＮチャン
ネルＭＯ８ＦＥＴ２８との接点Ｆに接続されている。こ
の接点Ｆは第２のＰチャンネルＭＯ８ＦＥＴ２９と第２
のＮチャンネルＭＯ８ＦＥＴ２７のゲート端子に接続さ
ルると共に高抵抗２３に接続されている。これらの第１
のＰデャンネルＭ０８ＦＥＴ２６と第１ＯＮチヤン洋ル
Ｍ０８ＦＥＴ２７はコントロール信号Ｇがこれらのゲー
ト端子に入力するように構成されている。
この２入力ＮＡＮＤゲ一ト回路２５はコントロール信号
Ｇにより反転増幅器２２會制御するが、このコントロー
ル信号Ｇにより２つの直列のＮチャンネルＭＯ８ＦＥＴ
２７．２８の片方が非導通になるので、前記ＭＯ８ＦＥ
Ｔに貫通電流が流れなくなる。
Ｇにより反転増幅器２２會制御するが、このコントロー
ル信号Ｇにより２つの直列のＮチャンネルＭＯ８ＦＥＴ
２７．２８の片方が非導通になるので、前記ＭＯ８ＦＥ
Ｔに貫通電流が流れなくなる。
第５図は不発明の第２の実施例を示す。第５図に２いて
、第２の実施例は２入力以上の多入力ＮＡＮＤゲート回
路３５で構成さｎるバイアス回路３４を有するゼロクロ
ス検出回路３Ｏで、コントロール信号ＧＶｃより多入力
ＮＡＮＤゲート回路３５τ制御しそのバイアス信号を高
抵抗３３’に介して反転増幅器３２に供給する。コント
ロール信号Ｇが”Ｈ＃レベルの時には交流１＠＠に反転
増幅するが＠Ｌ”レベルの時にはバイアス信号として電
源・電圧ＶＤＤのほぼ１／２の電圧がバイアスとして供
給さ−ｎ１頁通電流を阻止する。
、第２の実施例は２入力以上の多入力ＮＡＮＤゲート回
路３５で構成さｎるバイアス回路３４を有するゼロクロ
ス検出回路３Ｏで、コントロール信号ＧＶｃより多入力
ＮＡＮＤゲート回路３５τ制御しそのバイアス信号を高
抵抗３３’に介して反転増幅器３２に供給する。コント
ロール信号Ｇが”Ｈ＃レベルの時には交流１＠＠に反転
増幅するが＠Ｌ”レベルの時にはバイアス信号として電
源・電圧ＶＤＤのほぼ１／２の電圧がバイアスとして供
給さ−ｎ１頁通電流を阻止する。
同様に第６図は本発明の第３の実施例上水す。
第６図ｖｃ’ｓｉ−いて、第３の実施例は２入力以上の
多入力ＮＯＲゲート回路４５で構成されるバイアス回路
４４を有するゼロクロス検出回路４Ｏで、前述と同様に
コントロール信号Ｇに応じて反転増巾器４２に制御し、
交流信号ａｆ反転増中せしめ、かつ貫通電流を阻止する
。
多入力ＮＯＲゲート回路４５で構成されるバイアス回路
４４を有するゼロクロス検出回路４Ｏで、前述と同様に
コントロール信号Ｇに応じて反転増巾器４２に制御し、
交流信号ａｆ反転増中せしめ、かつ貫通電流を阻止する
。
（発明の効果）
不発明は以上説明したように一般のマイクロコンピュー
タに適用すれば、使用時以外は多大の貫通電流を阻止す
ることができる効果が極めて大きい。
タに適用すれば、使用時以外は多大の貫通電流を阻止す
ることができる効果が極めて大きい。
第１図は従来のゼロクロス検出回路ケ示す図。
第２図は従来のゼロクロス検出回路に用いるノ（イアス
回路を示す構成図、第３図は不発明の第１の実施例を示
す図、第４図は２入力ＮＡへＤゲート回路を用いたバイ
アス回路を示す構成図、＃ｇ５図は不発明の第２の実施
例を示す図、第６図は不発明の第３の実施例を示す図で
ある。 ２０．３０．４０・・・・−・ゼロクロス検出回路、２
１゜３１．４１・・・・・・コンデンサ（容量結合器）
、２２゜３２．４２・−・−・反転増幅器、２３． ３
３． ４３・−・・・・高抵抗、２４，３４，４４・・
・・・・バイアス回路、２５０．・・・・２入力ＮＡＮ
Ｄゲ一ト回路、２６．２９−・・・ＰチャンネルＭＯ８
ＦＥＴ、２７．２８・・・・・・ヘチャンネルＭＯ８Ｐ
ＥＴ、３５−・・・・・多入力ＮＡＮＤゲート回路、４
５・・・・・・多入力Ｎ０几ゲ一ト回路。
回路を示す構成図、第３図は不発明の第１の実施例を示
す図、第４図は２入力ＮＡへＤゲート回路を用いたバイ
アス回路を示す構成図、＃ｇ５図は不発明の第２の実施
例を示す図、第６図は不発明の第３の実施例を示す図で
ある。 ２０．３０．４０・・・・−・ゼロクロス検出回路、２
１゜３１．４１・・・・・・コンデンサ（容量結合器）
、２２゜３２．４２・−・−・反転増幅器、２３． ３
３． ４３・−・・・・高抵抗、２４，３４，４４・・
・・・・バイアス回路、２５０．・・・・２入力ＮＡＮ
Ｄゲ一ト回路、２６．２９−・・・ＰチャンネルＭＯ８
ＦＥＴ、２７．２８・・・・・・ヘチャンネルＭＯ８Ｐ
ＥＴ、３５−・・・・・多入力ＮＡＮＤゲート回路、４
５・・・・・・多入力Ｎ０几ゲ一ト回路。
Claims (1)
- 外部変流信号が容量結合を介して入力する反転増幅器と
、該反増幅器に高抵抗を介してバイアス電圧を供給する
バイアス回路とｔ含むゼロクロス検出回路ＶＣｓｒいて
、−万の入力にコントロール信号で入力するＮＡへＤゲ
ート回路と、前記へＡＮＤゲート回路の出力信号を前記
ＮＡＮＤゲート回路の他方の入力に供給すると共に前記
高抵抗を介して前記反転増幅器の人力に供給する手段と
ｔ有した前記バイアス回路を具備し、前記コントロール
信号が論理レベルの“Ｈ” レベルの時に、前記反転増
幅器のバイアス点ｔ１を源電位のほぼｌ／２にして前記
外部変流１δ号を反転増幅し、前記コントロール信号が
論理レベルの＠Ｌ′ レベルの時に前記反転増幅器のバ
イアス点ｔ′亀源電位に固定してｉ！ｔｒ記反転増幅器
ｐよび前記ＮＡＮＤゲート回路の貫通′這流ｔなくすよ
うにしたことを特徴とするゼロクロス検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240307A JPS60130918A (ja) | 1983-12-20 | 1983-12-20 | ゼロクロス検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240307A JPS60130918A (ja) | 1983-12-20 | 1983-12-20 | ゼロクロス検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60130918A true JPS60130918A (ja) | 1985-07-12 |
Family
ID=17057507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58240307A Pending JPS60130918A (ja) | 1983-12-20 | 1983-12-20 | ゼロクロス検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60130918A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02228107A (ja) * | 1989-02-28 | 1990-09-11 | Daishinku Co | ゲート式リニアアンプのバイアス源回路及び発振回路 |
| JPH04212508A (ja) * | 1990-12-05 | 1992-08-04 | Rohm Co Ltd | Ｃｍｏｓ増幅回路 |
| JP2008199096A (ja) * | 2007-02-08 | 2008-08-28 | Toshiba Corp | デューティ調整回路 |
-
1983
- 1983-12-20 JP JP58240307A patent/JPS60130918A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02228107A (ja) * | 1989-02-28 | 1990-09-11 | Daishinku Co | ゲート式リニアアンプのバイアス源回路及び発振回路 |
| JPH04212508A (ja) * | 1990-12-05 | 1992-08-04 | Rohm Co Ltd | Ｃｍｏｓ増幅回路 |
| JP2008199096A (ja) * | 2007-02-08 | 2008-08-28 | Toshiba Corp | デューティ調整回路 |
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