JPH0222818A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0222818A JPH0222818A JP17321088A JP17321088A JPH0222818A JP H0222818 A JPH0222818 A JP H0222818A JP 17321088 A JP17321088 A JP 17321088A JP 17321088 A JP17321088 A JP 17321088A JP H0222818 A JPH0222818 A JP H0222818A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にトレンチ構
造を用いた容量部の形成方法に関する。
造を用いた容量部の形成方法に関する。
従来、トレンチ構造容量部をもつ半導体装置の製造方法
は、第４図（ａ）〜（Ｃ）に示すように、半導体基板１
上にトレンチのエツチング・マスクとなる酸化膜２を形
成し〔第４図（ａ）参照〕、ついで反応性イオン・エツ
チングを行ない半導体基板１にトレンチ３を形成する〔
第４図（ｂ）参照３０次に、酸化膜２をフッ酸とフッ化
アンモニウムの混合液（以下ＢＨＦと称す、）で除去し
た後、容量用絶縁膜５と容量用多結晶シリコン６膜を形
成している。従って、容量用絶縁膜５は第４図（Ｃ）が
示すように、反応性イオン・エツチングによる半導体基
板内の不純物汚染層４が除去されぬまま、形成されてい
たこととなる。
は、第４図（ａ）〜（Ｃ）に示すように、半導体基板１
上にトレンチのエツチング・マスクとなる酸化膜２を形
成し〔第４図（ａ）参照〕、ついで反応性イオン・エツ
チングを行ない半導体基板１にトレンチ３を形成する〔
第４図（ｂ）参照３０次に、酸化膜２をフッ酸とフッ化
アンモニウムの混合液（以下ＢＨＦと称す、）で除去し
た後、容量用絶縁膜５と容量用多結晶シリコン６膜を形
成している。従って、容量用絶縁膜５は第４図（Ｃ）が
示すように、反応性イオン・エツチングによる半導体基
板内の不純物汚染層４が除去されぬまま、形成されてい
たこととなる。
このように、上述した従来の半導体装置の製造方法は、
ドライ・エッチングによる不純物汚染層を除去しない状
態のままで容量部を形成する為に、トレンチ間耐圧が低
く半導体デバイスの信頼性の低下を招いている。
ドライ・エッチングによる不純物汚染層を除去しない状
態のままで容量部を形成する為に、トレンチ間耐圧が低
く半導体デバイスの信頼性の低下を招いている。
本発明の目的は、上記の情況に鑑み、トレンチ間耐圧の
高い容量部を備えた半導体装置の製造方法を提供するこ
とである。
高い容量部を備えた半導体装置の製造方法を提供するこ
とである。
本発明によれば、半導体装置の製造方法は、半導体基板
上を選択的にドライ・エッチングするトレンチ形成工程
と、フッ酸と硝酸と水醋酸の混合液で前記トレンチ内を
再度エツチングするウェット・エッチング工程とを含む
トレンチ容量部の形成工程を備えることを含んで構成さ
れる。
上を選択的にドライ・エッチングするトレンチ形成工程
と、フッ酸と硝酸と水醋酸の混合液で前記トレンチ内を
再度エツチングするウェット・エッチング工程とを含む
トレンチ容量部の形成工程を備えることを含んで構成さ
れる。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を示すトレン
チ容量部の形成工程図である０本実施例によれば、トレ
ンチ容量部の形成工程は、半導体基板１上に化学的気相
成長法により３０００〜４０００Ａの酸化膜２をまず形
成する。つぎにフォトレジストを塗布した後、直径１〜
２μｍのトレンチ・バタンのマスクを投影露光装置を用
いて焼き付け、現像後反応性イオン・エツチング法によ
ってこの酸化１１に２をエツチングし、更にフォトレジ
ストの除去を行う〔第１図（ａ）参照〕。次に、トレン
チ・バタンか形成された酸化膜２をマスクとして反応性
イオン・エツチングを行ない、４〜６μｍの深さのトレ
ンチ３を形成する〔第１図（ｂ）参照３０次に重量比が
例えば１対７対１０〜２０のフッ酸と硝酸と氷酢酸から
成る温度が１５〜２５℃の混合液内に１０〜３０秒浸漬
し、トレンチ３内のシリコン面をエツチングする。これ
によって、反応性イオン・エツチングによって発生した
不純物汚染層４は除去される〔第１図（ｃ）参照〕。こ
の後に容量用絶縁膜５と容量用多結晶シリコンＭ６を順
次成長させ、容量部を第１図（ｄ）のように形成するも
のである。
チ容量部の形成工程図である０本実施例によれば、トレ
ンチ容量部の形成工程は、半導体基板１上に化学的気相
成長法により３０００〜４０００Ａの酸化膜２をまず形
成する。つぎにフォトレジストを塗布した後、直径１〜
２μｍのトレンチ・バタンのマスクを投影露光装置を用
いて焼き付け、現像後反応性イオン・エツチング法によ
ってこの酸化１１に２をエツチングし、更にフォトレジ
ストの除去を行う〔第１図（ａ）参照〕。次に、トレン
チ・バタンか形成された酸化膜２をマスクとして反応性
イオン・エツチングを行ない、４〜６μｍの深さのトレ
ンチ３を形成する〔第１図（ｂ）参照３０次に重量比が
例えば１対７対１０〜２０のフッ酸と硝酸と氷酢酸から
成る温度が１５〜２５℃の混合液内に１０〜３０秒浸漬
し、トレンチ３内のシリコン面をエツチングする。これ
によって、反応性イオン・エツチングによって発生した
不純物汚染層４は除去される〔第１図（ｃ）参照〕。こ
の後に容量用絶縁膜５と容量用多結晶シリコンＭ６を順
次成長させ、容量部を第１図（ｄ）のように形成するも
のである。
第２図および第３図はそれぞれ上記実施例の本発明製造
方法で形成したトレンチ容量部のトレンチ間耐圧の測定
結果を示す実験データ図である。
方法で形成したトレンチ容量部のトレンチ間耐圧の測定
結果を示す実験データ図である。
ここで、第２図はトレンチとトレンチの相互間隔が２．
１８５μｍ、また、第３図は同じくトレンチ間隔が２．
３７５μｍの場合の耐圧データを従来法（実線）と対比
させそれぞれ点線で示したものである。この実験試料に
は直径６インチの半導体基板が使用されたが、トレンチ
間隔が２．１８５μｍ及び２．３７５μｍについての全
ての測定点でトレンチ耐圧が従来法によるものより１〜
３ボルト向上していることが確かめられた。
１８５μｍ、また、第３図は同じくトレンチ間隔が２．
３７５μｍの場合の耐圧データを従来法（実線）と対比
させそれぞれ点線で示したものである。この実験試料に
は直径６インチの半導体基板が使用されたが、トレンチ
間隔が２．１８５μｍ及び２．３７５μｍについての全
ての測定点でトレンチ耐圧が従来法によるものより１〜
３ボルト向上していることが確かめられた。
以上詳細に説明したように、本発明によれば、ドライ・
エッチングでトレンチを形成した後にウェット・エッチ
ングを行う２次工程を加えることで、ドライ・エッチン
グで生じた不純物汚染層を除去しトレンチ間耐圧を格段
に向上させることができるので、信頼性の高い半導体デ
バイスの製造に顕著なる効果をあげることができる。
エッチングでトレンチを形成した後にウェット・エッチ
ングを行う２次工程を加えることで、ドライ・エッチン
グで生じた不純物汚染層を除去しトレンチ間耐圧を格段
に向上させることができるので、信頼性の高い半導体デ
バイスの製造に顕著なる効果をあげることができる。
図である。
１・・・半導体基板、２・・・酸化膜、３・・・トレン
チ、４・・・不純物汚染層、５・・・容量用絶縁膜、６
・・・容量用多結晶シリコン膜。
チ、４・・・不純物汚染層、５・・・容量用絶縁膜、６
・・・容量用多結晶シリコン膜。
Claims (1)
- 半導体基板上を選択的にドライ・エッチングするトレン
チ形成工程と、フッ酸と硝酸と水醋酸の混合液で前記ト
レンチ内を再度エッチングするウェット・エッチング工
程とを含むトレンチ容量部の形成工程を備えることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17321088A JPH0222818A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17321088A JPH0222818A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222818A true JPH0222818A (ja) | 1990-01-25 |
Family
ID=15956160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17321088A Pending JPH0222818A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222818A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0564297U (ja) * | 1992-01-31 | 1993-08-27 | 株式会社イズミ | シ−ルドセグメントのボルトボックス等の蓋 |
| EP1009021A1 (en) * | 1998-12-10 | 2000-06-14 | Siemens Aktiengesellschaft | Method and assembly for preventing formation of black silicon on edges of wafers |
| CN109817705A (zh) * | 2019-02-01 | 2019-05-28 | 北京燕东微电子有限公司 | 一种降低沟槽碳化硅mosfet界面态的方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58168261A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61239629A (ja) * | 1985-04-16 | 1986-10-24 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-07-11 JP JP17321088A patent/JPH0222818A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58168261A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61239629A (ja) * | 1985-04-16 | 1986-10-24 | Nec Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0564297U (ja) * | 1992-01-31 | 1993-08-27 | 株式会社イズミ | シ−ルドセグメントのボルトボックス等の蓋 |
| EP1009021A1 (en) * | 1998-12-10 | 2000-06-14 | Siemens Aktiengesellschaft | Method and assembly for preventing formation of black silicon on edges of wafers |
| CN109817705A (zh) * | 2019-02-01 | 2019-05-28 | 北京燕东微电子有限公司 | 一种降低沟槽碳化硅mosfet界面态的方法 |
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