JPH02230190A

JPH02230190A - 画像信号処理装置

Info

Publication number: JPH02230190A
Application number: JP1136803A
Authority: JP
Inventors: Shigeo Tsuruoka; 鶴岡　重雄; Akira Nakada; 章中田; Atsushi Nakamura; 淳中村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1988-08-09
Filing date: 1989-05-30
Publication date: 1990-09-12
Anticipated expiration: 2013-07-09
Also published as: KR900003729A; JP2773248B2; KR940003622B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、グラフィック機能が拡充されたパーソナルコ
ンビューク及びエンジニアリングワークステーションに
おける、ディスプレイコントローラまたはマイクロプロ
セッサ等に制御され、ＣＲＴディスプレイまたは液晶ま
たはプラズマディスプレイなどを表示するための画像信
号を発生する画像信号処理装置に関し、特に表示データ
をディスプレイ表示データに変換するパレット（ルック
アップテーブルとも呼ばれる．）を有する画像信号処理
装置に関する．［従来の技術］第８図に画素単位の表示データを、ディスプレイ表示デ
ータ（たとえば、デジタルＲＧＢデータ）に変換するパ
レットを具備した、ＣＲＴディスプレイ及び、液晶また
はプラズマディスプレイを表示するシステムの方式の従
来例を示す。第８図の従来例によれば、パレット８２は
、ＲＡＭで構成されており（以下パレットＲＡＭと称す
る）ディスプレイコントローラ８１より、ｌ画素単位に
相当するクロック９２（ピクセルクロック）と各画単位
の表示データ９９（ピクセルアドレス）を供給される．
パレット８２は，この表示データをアドレスとして、Ｒ
ＡＭの読み出し動作を行なうことでディスプレイ表示デ
ータ９３への変換を行っている．パレットの変換データ
は、８０のマイクロプロセッサより、データパス９６を
介してパレットＲＡＭに書き込まれる．パレットにより
変換されたディスプレイ表示データ９３は、８３のデジ
タルアナログ変換器Ｃ以下Ｄ／Ａ変換器と称する）によ
りＣＲＴディスプレイ表示用の信号８８（例えばアナロ
グＲＧＢ信号）に変換され，ＣＲＴディスプレイ８７に
供給される。またＣＲＴディスプレイへの同期信号９１
は、ディスプレイコントローラ８１より供給される．一
方、液晶またはプラズマディスプレイを表示するのには
、８３のＤ／Ａ変換器の出力であるＣＲＴディスプレイ
用のアナログ信号を８４のアナログデジタル変換器（以
下Ａ／Ｄ変換器と称する）によりＡ／Ｄ変換したのち，
液晶／プラズマディスプレイインターフエイス装置８５
に、ディスプレイ表示データ９０として供給する。また
，インターフエイス装置８５は、ディスプレイコントロ
ーラ８１より、１画素単位に相当するビクセルクロック
９２を供給され、各画素毎のデータを取り込む．液晶，
プラズマディスプレイ表示のための同期信号９１も、デ
ィスブレ．イコントローラ８ｌより、インターフェイス
装置８５に供給される。その後、インターフエイス装置
８５は、デジタル表示用信号８９を出力して液晶または
プラズマディスプレイ８６を表示する．尚、第８図において、９４はマイクロプロセッサ８０か
ら出力されるパレット８２の制御信号、９５は同様にプ
ロセッサから出力されパレット８２を書き込みまたは読
み出し状態とするリード／ライト信号である．パレット
８２は９５により書き込み状態とされた時、バス９６か
ら供給された表示変換データを書き込み、９５により読
み出し状態とされた時、バス９６から表示変換データを
読み出す．また、９７はプロセッサ８０がディスプレイコントロー
ラ８ｌを制御する制御信号，９８は両者の間の双方向の
データパスである．［発明が解決しようとする課題］前述の従来技術では，平面ディスプレイを表示しようと
した場合、パレット出力を、ＣＲＴディスプレイを表示
するためのアナログＲＧＢ信号な之゛．のアナログ信号
にＤ／Ａ変換した後に、再びＡ／Ｄ変換器を用いてデジ
タル信号に変換し、液晶またはプラズマディスプレイを
表示するための信号を作成しなければならず、装置点数
が増し表示システム自体の大型化，高価格化としてしま
うという問題点を有していた．また、第７図の従来例の
ように、通常パレットは、ＲＡＭあるいは、ＲＯＭなど
の半導体メモリーにより構成されており、その読み出し
を行うことにより変換動作を行っているため、第７図で
、９９の表示データ（ビクセルアドレス）がパレットに
供給されてから、９３のディスプレイ表示用デーク、あ
るいは、８８のアナログ信号に変換されて出力されるま
でには、遅延時間を生じてしまう．また、この遅延時間
は、ＲＯＭまたはＲＡＭの読み出し時間に起因するもの
であり、半導体メモリーの読み出し時間は不安定で、し
かも製造等によりかなり大きなばらつきを持ってしまう
ので、この遅延時間は不安定なものとなる．したがって
、ビクセルアドレス９９と同期してディスプレイコント
ローラより出力されるビクセルクロック９２または、同
期信号９１と、時間的に遅延を含むディスプレイ表示デ
ータとの位相関係は、不安定なものとなりタイミングず
れを起こしてしまう．第７図の従来例では、ビクセルク
ロック９２及び、同期信号９ｌはディスプレイコントロ
ーラより、８５のインターフェイス装置に供給されるた
め、インターフエイス装置側でのデータを取り込むタイ
ミングの制御、また、８４のＡ／Ｄ変換器のタイミング
の制御が、大変困難なものとなってしまうばかりか、必
ずしも正確なデータをとりこめず、ディスプレイでジッ
タ等の障害の原因になってしまうという問題点を有して
いた．さらに、前述のような位相関係のため、システム
を高速化することが大変困難であるという問題点を有し
ていた．また、ＣＲＴディスプレイに表示する場合にも
同様で、ＣＲＴディスプレイに供給される、同期信号９
１と、ディスプレイ表示用の信号８８は、不安定な位相
関係にあり、ジック等の障害の原因になってしまうとい
う問題点を有していた．そこで本発明は、このような問題点を解決するもので、
その目的とするところは、液晶または、プラズマディス
プレイといった平面ディスプレイを表示するシステムに
適し、小型で低価格、かつ高速処理が可能で、さらには
、高品質な画像を発生することが可能な画像処理装置を
供給することにある．［課題を解決するための手段］本発明の画像信号処理装置は、ディスプレイコントロー
ラまたはマイクロプロセッサにより制御され、画素単位
の表示データを入力とし、前記データをディスプレイ表
示データに変換する記憶装置であるパレットを有し、デ
ィスプレイを表示するための画像信号を出力とする画像
信号処理装置において、第１に、前記パレットにより変
換されたディスプレイ表示データを、ＣＲＴディスプレ
イ表示するための画像信号として出力する端子と、平面
ディスプレイを表示するための画像信号として出力する
端子とを有することを特徴とする．第２に前記画像信号処理装置において、１画表単位に相
当するクロック信号を出力する端子を有し、前記平面デ
ィスプレイを表示するための画像信号を、前記クロック
信号に同期して出力することを特徴とする．第３に、前記画像信号処理装置において、（ａ）水平同
期信号入力端子と水平同期信号遅延回路と水平同期信号
出力端子とからなる水平同期信号回路、（ｂ）垂直同期信号入力端子と垂直同期信号遅延回路と
垂直同期信号出力端子とからなる垂直同期信号回路，（ｃ）ブランキング信号入力端子とブランキング信号遅
延回路とブランキング信号出力端子とからなるブランキ
ング信号回路、のうち少なくとも１回路以上を具備し、前記表示データ
入力を、ディスプレイを表示するための画像データに変
換するのに要する時間と同一の遅延時間を有しているこ
とを特徴とする。

第４に、前記画像信号処理装置において、前記第１、第
２、第３の手段を、同一の半導体基板上に集積したこと
を特徴とする．［実　施　例１以下本発明について、実施例に基づいて説明する．第１
図（ａ）、（ｂ）は、本発明の第１の実施例を示す図で
１００が本発明による画像信号処理装置である．１０１
は、表示コントローラとのインターフェースＩ／Ｆ部で
あり、表示コントローラより，ビクセルクロック１１６
と、ビクセルアドレス１１７を供給される．ビクセルク
ロックはビクセル周波数を有するクロックである．また
ビクセルアドレスはピクセルクロックに同期した画素単
位のデジタル表示データである．１０２は、パレットで
、ＲＡＭで構成されており、表示コントローラから供給
された８ｂｉｔの表示データ（ビクセルアドレス）をア
ドレス信号とし、指定されたアドレスに記憶したデータ
を読み出すことにより、Ｒ（Ｒｅｄ：赤）６ｂｉｔ．Ｇ
　（Ｇｒｅｅｎ　：緑）６ｂｉｔ．Ｂ　（Ｂｌｕｅ：青
）６ｂｉｔのデジタル力ラーデータ（１１２〜１１４）
に変換している．１０３〜１０５は、各Ｒ．Ｇ、Ｂのパ
レット出力データを、Ｄ／Ａ変換するためにデコードを
するデコーダ、１０６〜１０８は、デコーダの出力に応
じたアナログ値を出力する各Ｒ．Ｇ．ＢのＤ／Ａ変換器
である。１１５は、液晶またはプラズマディスプレイ・
インターフエイス装置であり、１００の画像信号処理装
置から、パレットにより変換されたデータを供給され、
液晶またはプラズマディスプレイを表示する．方、１０
９〜１１１は、アナログＲＧＢ信号出力であり、１０６
〜１０８のＤ／Ａ変換器によりＤ／Ａ変換れたアナログ
ＲＧＢ信号が出力されることにより、ＲＧＢの各アナロ
グ値の度合の組み合わせに応じたカラー表示がＣＲＴデ
ィスプレイになされる．第１図（ａ）では，パレットに
より変換された、デジタルＲＧＢデータ（１８ｂｉｔ）
から、Ｇ６ｂｉｔを、液晶またはプラズマディスプレイ
・インターフエイス装置に入力しているが、このような
構成にすることで、ＣＲＴディスプレイとともに、２’
　＝６４階調表示可能な、モノクロの液晶またはプラズ
マディスプレイを表示するシステムに応用できる．デジタルＲＧＢデータのうちＧ６ｂｉｔを液晶またはプ
ラズマディスプレイ用に出力しているのは、以下に述べ
るような理由がある．ＲＧＢ原色信号を輝度信号（Ｙ）
に変換する場合、次のような変換式が用いられる．Ｙ＝０．３Ｒ＋０．５９Ｇ＋０．１　１Ｂ上式からわか
るように、Ｒ成分、Ｇ成分、Ｂ成分の中で、Ｇ成分が輝
度信号（Ｙ）に対する重みが一番大きい．したがって，
白黒（モノクロ）ディスプレイを表示しようとした場合
、Ｒ．Ｇ．Ｂ信号の中でどれか１つの信号を用いて表示
しようとすると、Ｇ信号を用いるのが一番自然な表示と
なる。このような理由からＧデータ６ｂｉｔを液晶また
はプラズマディスプレイ用の表示データとして出力して
いる．第１図（ｂ）では、Ｒ．Ｇ．Ｂ、のそれぞれ、」二位２
ｂｉｔずつ、合計６−ｂ　ｉ　ｔを、インターフエイス
装置に入力しており、このような構成にすることで、Ｃ
ＲＴディスプレイとともに６４色表示可能なカラー液晶
ディスプレイなどに、応用できる．また、液晶またはプ
ラズマディスプレイ・インターフェイス装置への出力は
、上記の２つの例以外にも、ディスプレイの表示能力な
どに対応して，決めればよい．また、この第１図の実施
例では，パレットＲＡＭへのデータの書き込みを行う回
路は、省略してある。また，画像信号処理装置１００は
同一半導体基板上に構成された１チップの半導体集積回
路として実現される．第２図は，本発明の第２の実施例
である画像信号処理装置を用いて．液晶またはプラズマ
ディスプレイを表示する方式を示している．１４０が、
本発明の実施例である画像信号処理装置である。

１２０はディスプレイコントローラで、１４０の画像信
号処理装置に、画素単位のデジタル表示データとなるビ
クセルデータ１２５と、ビクセル周波数を有するビクセ
ルクロック１２６を供給する．ｌ３１はパレットであり
、ＲＡＭで構成されている．ｌ２１はシステム全体の制
御を行うマイ・クロプロセッサ（以下ＭＰＵと称する）
であり、１２４は１４０の画像信号処理装置との間でデ
ータ転送するデータパス、１２３は読み出し信号、１２
２は書き込み信号である．ｌ２４、１２３、１２２の信
号により、ＭＰＵはパレットＲＡＭへ変換データの書き
込み、読み出しを行う．１３２はＭＰＵインターフェイ
ス回路であり、ＭＰＵからパレットＲＡＭの書き込みま
たは読み出しの要求が来た場合に、１４０の画像処理装
置内部の制御及びインターフエイスを行う．１３３はパ
レットＲＡＭとの間でデータ転送を行うデータバスであ
る．ｌ２０のディスプレイコントローラから送られてき
たビクセルク口ツク１２６は、１２７のタイミングジエ
ネレー夕回路に入力される．タイミングジエネレー夕は
、入力されたビクセルク口ツタから、１３０のビクセル
アドレスレジスタへのクロック１２８と、１３５のディ
スプレイ表示データレジスタへのクロック１３６を作っ
ている．１２５より入力されたビクセルアドレスは、１
３０のビクセルアドレスレジスタに入力され、前記のク
ロック１２８によりレジスタに取り込まれ、パレットＲ
ＡＭへのアドレス１２９を供給する．パレットＲＡＭは
１２９により指定されたロケーションの記憶データ１３
４を、１３５のディスプレイ表示データレジスタに出力
する．パレットＲＡＭの各ロケーションにはＲＧＢ力ラ
ーデータまたは緑のカラーデー夕を記憶する．１３５の
ディスプレイ表示データレジスクは、パレットＲＡＭよ
り出力されたデータ１３４を、クロック１３６により取
り込む．レジスタに取り込まれたデータは、データバス
１３７より出力される．また、１３５のディスプレイ表
示レジスタへのクロック１３６も、１４０の画像信号処
理装置より出力される．画像信号処理装置より出力され
たクロック１３６と、ディスプレイ表示デーク１３７は
、１３８の液晶またはプラズマディスプレイインターフ
ェイス装置に入力され、１３９のディスプレイを駆動す
る．このような構成にすることで、１３６の出力クロッ
クに同期したディスプレイ表示データ１３７が、インタ
ーフエイス装置に供給されることになる．すなわち，デ
ィスプレイ表示データ１３７はクロック１３６によりデ
ィスプレイ表示データレジスタ１３７にデータが取り込
まれた時点で確定し、このクロック１３６をそのまま出
力したので、表示データ１３７とクロック１３６は常に
同期することとなり位相ずれが起こらない．尚、画像信号処理装置１４０は、■チップの半導体集積
回路として実現される．第３図は、本発明の第３の実施例である画像信号処理装
置を用いて、ディスプレイ装置を表示する方式を示して
いる．ｌ６１が本発明の実施例である画像信号処理装置
である．ｌ４１はディスプレイコントローラで、１６１
の画像信号処理装置に、表示データとなるビクセルアド
レス１４３と、ビクセルアドレスに同期したビクセル周
波数を有するビクセルクロック１４２と、ビクセルクロ
ックに同期した水平同期信号１４４と垂直同期信号１４
５を供給する．１５１はパレットであり．、ＲＡＭで構
成されている．１４６は、クロックバッファ回路であり
、入力されたビクセルクロック１４２から、１４７のビ
クセルアドレスレジスタ、１５５のディスプレイ表示デ
ータレジスタ及び、１５０、１５６の同期信号レジスタ
へクロック１４８を供給する．ｌ４７のビクセルアドレ
スレジスタは、１４３より供給されたビクセルアドレス
を、１４８のクロックにより取り込み、１５１のパレッ
トＲＡＭに、アドレス１４９を供給する．パレットＲＡ
Ｍは、ビクセルアドレスを，このアドレスにより指定さ
れたアドレスに記憶したディスプレイ表示データに変換
して、１５４のデータバスを通して、１５５のディスプ
レイ表示データレジスタへ出力する．ディスプレイ表示
データレジスタ１５５は、パレットＲＡＭより出力され
たデータを、クロック１４８により取り込む．ディスプ
レイ表示レジスタに取り込まれたデータは、１５７のデ
ータパスより出力され、ｌ６０のディスプレイ装置に画
像データを供給する．一方、水平同期信号１４４及び垂
直同期信号１４５は、１６１の画像信号処理装置に入力
された後、１５０の同期信号レジスタＡに入力される．
１５０の、同期信号レジスタＡは、クロック１４８によ
りデータを取り込み、１５６の同期信号レジスタＢへ水
平同期デーク１５２、垂直同期データ１５３を出力する
．１５６の同期信号レジスタＢは、同様にクロック１４
８によりデータを取り込み、１５８の水平同期信号出力
及び１５９の垂直同期信号出力より、各同期信号を外部
へ出力する．画像信号処理装置より出力された、水平、
垂直同期信号は、１６０のディスプレイ装置に供給され
る．このような構成にすることで、１４４と１４５より
供給された，水平、垂直同期信号は、１５０と１５６の
２つのレジスタにより構成されるシフトレジスタにより
遅延された後、１５８，１５９より出力されることにな
る．そして、ｌ４３よりビクセルアドレスが供給され、
１４７のビクセルアドレスレジスタに取り込まれてから
、ディスプレイ表示データに変換されて１５７のデータ
パスに出力されるまでの遅延時間と、１４４と１４５よ
り供給された水平、垂直同期信号が、１５０のレジスタ
に取り込まれてから、１５８、ｌ５９より出力されるま
での遅延時間は同一のものとなる．これは、レジスク１
４７とレジスタ１５０が同一のクロックで制御され、レ
ジスタ１５５とレジスタ１５６が同一のクロックで制御
されることにより得られた結果である．またこの第３図
の実施例では、ＭＰＵからパレットＲＡＭへのデータの
書き込みを行う回路は省略してある．尚、画像信号処理
装置１６１は１チツブの半導体集積回路として実現され
る．次に、前記の第１〜３の実施例に示した機能を１つの画
像信号処理装置として実現した例を第４図に示す．この
画像信号処理装置ｌ５は、同一半導体基板上に構成され
、入力される画素単位のデジタル表示データであるビク
セルアドレス（８ｂｉｔ）を、Ｒ．Ｇ．Ｂ、各６ｂｉｔ
のデジタル力ラーデー夕に変換し、そのＲＧＢデータを
それぞれデジタル・アナログ変換し、ＣＲＴディスプレ
イを表示するためのアナログＲＧＢ信号として出力する
と同時に、Ｇデータ６ｂｉｔをデジタルデータとして出
力するものである．１６はビクセルクロック入力端子、
１７は水平同期信号入力瑞子、ｌ８は垂直同期信号入力
端子、１９はビクセルアドレス入力端子であり、以上の
信号はディスプレイコント，ローラから供給される．２
０はデータバス、２１はコントロール信号入力端子、２
２はリード／ライトコントロール信号入力端子であり、
以上の信号はシステムの制御を行うＭＰＵより供給され
、ＭＰＵがパレットＲＡＭに変換データの書き込み読み
出しを行う場合に使われる。ビクセルクロックは、１の
タイミングジエネレー夕に入力され、タイミングジエネ
レー夕は２４のクロックと２４のクロックより位相変化
の遅れた２５のクロックを作っている．クロック２４は
、２の同期信号レジスタＡと、３のビクセルアドレスレ
ジスクへ供給される．クロック２５は、７の同期信号レ
ジスタＢと、８のＲレジスタ、９のＧレジスタ、１０の
Ｂレジスクと、１ｌのＧＤＡＴＡレジスタに供給される
．３のビクセルアドレスレジスタは、クロック２４によ
り入力端子１９から入力されたビクセルアドレスデーク
を取り込み，６のパレットＲＡＭ　（２５６ワード×８
ビットＲＡＭ）にアドレス３２を供給する．パレットＲ
ＡＭは、アドレス３２により指定された領域に記憶した
データの読み出し動作を行い、Ｒ６ｂｉｔ、Ｇ６ｂｉｔ
．８６ｂｉｔのデータを、３５、３６、３７のデータパ
スに並列出力する．８、９、１０の各レジスタは，パレ
ットＲＡＭより出力されたデータを、クロック２５によ
り取り込み、１２、１３、ｌ４の各Ｄ／Ａ変換器へデー
タを出力する．１２、１３．１４の各Ｄ／Ａ変換器は、
Ｒ６ｂｉ　ｔｔ　Ｇ６ｂｉ　ｔｔ　８６ｂｉ　ｔのデー
タを、それぞれＤ／Ａ変換し，４４のＲ出力端子，４５
のＧ出力端子，４６のＢ出力端子、よりアナログＲＧＢ
信号として出力する．また、パレットＲＡＭより出力さ
れた、ＲＧＢデータのうち、３６のＧデータ６ｂｉｔは
、１１のＧデータレジスタにも供給され、１ｌのＧデー
タレジスクは、クロック２５によりデータを取り込み、
４７のデジタルＧデータ出力端子より、６ｂｉｔのデー
タとして出力する．２の同期信号レジスタは，１７、１
８の端子より入力される水平同期信号及び垂直同期信号
を、クロック２４により取り込む．２のレジスタに取り
込まれた同期信号は、５のディレイ回路に入力される．
このディレイ回路は、２の同期信号レジスタＡと７の同
期信号レジスタＢによるシフトレジスタがクロックスキ
ューによる誤動作を生じないようにするため、レジスク
Ａが同期信号ｌ７、ｌ８を取り込むと同時に２６、２７
として出力した同期信号を遅延するものである．このデ
ィレイ回路がないと、クロック２４によりレジスタＡに
保持された同期信号はすぐにクロック２５によりレジス
タＢに保持されてしまい、ｌビクセルクロック分早《同
期信号が出力されてしまう恐れがある．５のディレイ回
路より出力された同期信号２８、２９は、７の同期信号
レジスタＢに入力される．７の同期信号レジスタは、ク
ロック２５により同期信号を取り込み、４２の水平同期
信号出力端子、４３の垂直同期信号出力端子より出力す
る．またクロック２５は、４ｌのビクセルクロック出力
端子より出力される．４はＭＰＵインターフエイス回路
であり、コントロール信号入力端子２ｌからのコントロ
ール信号とリード／ライト信号入力端子２２からのりー
ド／ライト信号に応じて、パレットＲＡＭへの変換デー
タの書き込み、読み出しの制御を行う．４のインターフ
エイス回路は、ビクセルアドレスレジスク３にパレット
ＲＡＭ６への８ｂｉｔ書き込みアドレス３０とコントロ
ール信号３１を出力し、パレットＲＡＭ６ヘリード／ラ
イト信号３３を出力し、パレットＲＡＭとの間で変換デ
ータ３４の読み出し、書き込みをする．データパス２０
からはディスブレイコントローラからアドレスデークと
変換データが供給される．２１からのコントロール信号
は２０から入力されるデータがアドレスか変換データか
を切り換える．２２からのリード／ライト信号が書き込
みを示し、コントロール信号がアドレスを示す場合、２
０のデータパスからのアドレスはバス３０を介してアド
レスレジスタ３へ出力される．この時，コントロール信
号３１は３のレジスタが取り込むデータを１９から３　
０　１Ｉ＋へと切り換λさせる．次に、２ｌのコントロ
ール信号が変換データを示すと、２０からの変換データ
はパレットＲＡＭへ３４を介して供給され、リード／ラ
イト信号３３が書き込みを示すため，２０から入力され
てレジスク３に取り込まれたアドレスにより指定された
領域に、２０から入力された変換データを書き込むこと
となる．２２からのリード／ライト信号が読み出しを示
す場合は，１９から入力されたビクセルアドレスに応じ
てパレットＲＡＭから変換データが３５、３６、３７に
読み出されるか、またはパレットＲＡＭからバス２０ヘ
デー夕が読み出される．第５図は、第４図の画像信号処理装置の動作を示すタイ
ミングチャート図である．（ａ）は、第４図１６より人
力されるビクセルクロックであり、（ｂ）は、第４図２
４のクロック、（ｃ）は第４図２５のクロックである．
（ｂ）と（ｃ．）の位相差はパレットＲＡＭで表示デー
タを変換するのに必要な時間である．（ｄ）は第４図１
７より入力される水平同期信号、（ｅ）は第４図１９よ
り入力されるビクセルアドレスである．（ｆ）は第４図
２６の信号で、第４図２の同期信号レジスタＡに、（ｂ
）のクロックにより取り込まれた水平同期信号である．
（ｇ）は第４図３２の信号で、（ｂ）のクロックにより
ビクセルアドレスレジスタ３に取り込まれたビクセルア
ドレスで、パレットＲＡＭのアドレス３２となる．（ｈ
）は第４図３５、３６、３７の信号で、パレットＲＡＭ
の出力データである．（ｉ）は第４図４２より出力され
る水平同期信号であり、（ｃ）のクロックにより第４図
７のレジスクに取り込まれ出力される．（ｊ）は第４図
４７より出力されるデジタルＧデータ、もしくは、３８
、３９．４０にそれぞれ出力されるデジタルＲＧＢデー
クであり、（ｃ）のクロックにより第４図１１、８、９
、１０の各レジスタに取り込まれ出力される．（ｋ）は
第４図４４、４５、４６より出力されるアナログＲＧＢ
出力であり、（ｃ）のクロックにより、第４図８、９、
ｌＯの各レジスタに取り込まれ、Ｄ／Ａ変換された後出
力される．次に、第４図に示した本発明の実施例である画像信号処
理装置を用いて、ＣＲＴディスプレイ及び液晶ディスプ
レイを表示するシステムのブロック図を第６図に示す．
５２が、■チップの半導体集積回路として実現される本
発明による画像信号処理装置である．５０はシステム全
体の制御を行うＭＰＵであり、５２の画像信号処理装置
に対しては、パレットＲＡＭによる変換データの指定を
行う．５１はディスプレイコントローラであり、ＭＰＵ
の制御をうけ、５２の画像信号処理装置に、ビクセルク
ロック６１、水平同期信号６２、垂直同期信号６３、ビ
クセルアドレス６４を供給する．５２の画像信号処理装
置は、５４のＣＲＴディスプレイに，アナログＲＧＢ信
号６９及び、画像信号処理装置内で、遅延させられた水
平同期信号６８と垂直同期信号６７を供給する．また、
画像信号処理装置は、５３の液晶ディスプレイまたはプ
ラズマディスプレイインターフエイス装置に、６６のビ
クセルクロック出力と、この出力クロックに同期して，
デジタルＧデータ６５及び、水平同期信号６８、垂直同
期信号６７を供給する．そして、液晶ディスプレイまた
はプラズマディスプレイインターフエイス装置は，５５
の液晶たはプラズマディスプレイを駆動する．同図にお
いて、５６、５７、５８、５９、６０は第８図の９８、
９７、９４．９５、９６に相当する符合である．第４図
、第６図によれば、液晶またはプラズマディスプレイは
６ｂｉｔのＧカラーデー夕の値に応じた濃淡を各画素に
表示する階調表示を行うが、本発明はこれに限らず第１
図（ｂ）のように、ＲＧＢカラーデータの上位数ビット
づつを出力してもよい．この場合は、液晶ディスプレイ
は各画素にカラー表示を行う．尚，画像信号処理装置か
ら出力するカラーデータのビット数は実施例に限定され
るものでなく，多い程多階調または多色表示が可能とな
る．尚、第２図１２７、第４図１に示されるタイミングジエ
ネレー夕の具体的な構成を第７図に示す．ｌ７０はイン
バータであり、１７１の外部からのビクセルクロックを
入力する．この１７１は第５図（ａ）のクロックである
．１７２は第２図１２８、第４図２４のクロックであり
、第５図（ｂ）に示される．ｌ７３は第２図１３６、第
４図２５のクロックであり、第５図（ｃ）に示される．
第７図に示されるように、入力されたビクセルクロック
は、インバータにより位相が遅延され１０２へ、更に位
相が遅延され，１０３へそれぞれ出力される．また、本発明の実施例においては、同期信号を装置から
出力したが、ブランキング信号を必要とするＣＲＴディ
スプレイ装置に適用するために、同期信号の場合と同じ
構成を使って、ブランキング信号も遅延してＣＲＴディ
スプレイに出力してもよい．また、本発明の実施例では、画像信号処理装置にＣＲＴ
ディスプレイと液晶またはプラズマディスプレイが両方
接続される図が示されているが、実際の使用においては
ＣＲＴディスプレイあるいは液晶ディスプレイあるいは
プラズマディスプレイのいずれか一つが接続されて表示
装置として使用されるものである．更に液晶またはプラ
ズマディスプレイは、エレクト口・ルミネッセンス（Ｅ
Ｌ）ディスプレイでもよい．〔発明の効果Ｊ以上述べたように本発明によれば、パレットにより変換
したディスプレイ表示データを、アナログＲＧＢ信号な
どのＣＲＴディスプレイ表示のための信号として出力す
るのみならず、同時に液晶またはプラズマディスプレイ
インターフェイス装置にも、ディスプレイ表示データを
供給することにより、従来のシステムで必要だったＡ／
Ｄ変換器及びその制御のための回路を不要としたため、
ＣＲＴディスプレイかつ液晶またはプラズマディスプレ
イを表示するシステムを、従来のシステムより小型さら
には低価格で構築することができるという効果を有する
．また，１画素単位に相当するクロック信号（ビクセルク
ロック）と，それに同期してディスプレイ表示データを
出力しており、しかも同一半導体基板に形成された回路
を介して出力されるため温度変化があっても出力につく
遅延量は同一であって、両者の位相差は安定しており常
に一定の位相関係を保つことができるので，液晶または
プラズマインターフェイス装１側では，正確かつ容易に
データを取り込むことが可能である．更に、従来では液
晶またはプラズマディスプレイに表示を行う場合．Ｄ／
Ａ変換器の出力をＡ／Ｄ変換していたが、本発明ではＡ
／Ｄ変換器を必要としていないので，液晶またはプラズ
マディスプレイに表示する表示データの高速処理も可能
になるという効果を有する．また、ディスプレイコントローラにより供給されるビク
セルアドレスをディスプレイ表示データに変換して出力
するまでの遅延時間と同一の遅延時間を、同じディスプ
レイコントローラより供給される水平、垂直同期信号の
ようなディスプレイ制御信号に持たせた後出力するので
、ディスプレイ制御信号に対するディスプレイ表示デー
タの関係は、常に安定した状態にあり、ジッタ等の障害
のない安定かつ高画質な画像を供給することができると
いう効果を有する．また，本発明のような画像信号処理装置を用いることで
、ＣＲＴディスプレイ用のシステムを液晶あるいはプラ
ズマディスプレイにも表示可能なシステムにしようとし
た場合にも、ディスプレイインターフェイス側で、従来
あったようなタイミングの問題を考慮する必要がな《な
り、容易にシステムを構築できるという効果を有する．
ク図．第２図は、本発明の第２の実施例である画像信号
処理装置を用いたディスプレイ表示システムを示すブロ
ック図．第３図は、本発明の第３の実施例である画像信
号処理装置を用いたディスプレイ表示システムを示すブ
ロック図．第４図は、本発明の第４の実施例を示すブロ
ック図．第５図は、第４図の画像信号処理装置の動作を
示すタイミングチャート図．第６図は、本発明の実施例
である画像信号処理装置を用いてＣＲＴディスプレイま
たは液晶ディスプレイを表示するシステムのブロック図
．第７図は、タイミングジェネレークの具体的構成図．
第８図は、従来の画像信号処理装置を用いたディスプレ
イ表示システムを示すブロック図．出願人　セイコーエプソン株式会社代理人　弁理士　鈴　木　喜三郎（他１名）晃　１　図
　　（へ冫ｚ１因　（レ）耀ア図

Claims

【特許請求の範囲】

（１）ディスプレイコントローラまたは、マイクロプロ
セッサにより制御され、画素単位の表示データを入力と
し、前記表示データをディスプレイ表示データに変換す
る記憶装置であるパレットを有し、ディスプレイを表示
するための画像信号を出力とする画像信号処理装置にお
いて、前記パレットにより変換されたディスプレイ表示
データを、ＣＲＴディスプレイ表示するための画像信号
として出力する端子と、平面ディスプレイを表示するた
めの画像信号として出力する端子とを有することを特徴
とする画像信号処理装置。
（２）１画素単位に相当するクロック信号を出力する端
子を有し、前記平面ディスプレイを表示するための画像
信号を、前記クロック信号に同期して出力することを特
徴とする請求項１記載の画像信号処理装置。
（３）（ａ）水平同期信号入力端子と水平同期信号遅延
回路と水平同期信号出力端子とからなる水平同期信号回
路、（ｂ）垂直同期信号入力端子と垂直同期信号遅延回路と垂直同期信号出力端子とからなる垂直同期
信号回路、（ｃ）ブランキング信号入力端子とブランキング信号遅延回路とブランキング信号出力端子とから
なるブランキング信号回路、のうち少なくとも１回路以上を具備し、前記表示データ
入力を、ディスプレイを表示するための画像データに変
換するのに要する時間と同一の遅延時間を有しているこ
とを特徴とする請求項１記載の画像信号処理装置。
（４）請求項１または２または３記載の画像信号処理装
置において、同一の半導体基板上に集積したことを特徴
とする画像信号処理装置。