JPH02120889A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH02120889A
JPH02120889A JP63276680A JP27668088A JPH02120889A JP H02120889 A JPH02120889 A JP H02120889A JP 63276680 A JP63276680 A JP 63276680A JP 27668088 A JP27668088 A JP 27668088A JP H02120889 A JPH02120889 A JP H02120889A
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circuit
digital
output
color
semiconductor integrated
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浦上　憲
Shinichi Kojima
児島　伸一
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  • Power Sources (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えばカラー
デイスプレィ用のカラー画素信号を発生させるカラーパ
レット回路に利用して有効な技術に関するものである。
〔従来の技術〕
カラーデイスプレィ用のカラー画素信号を形成するＬＳ
Ｌ、いわゆるカラーパレット回路の例として、■日立製
作所から販売されている半導体集積回路装置’ＨＤ１５
３１０９Ｊがある。
〔発明が解決しようとする課題〕
液晶やプラヅマディスプレイといったようなパネルディ
スプレイを用いたランプトップ型のパーソナルコンピュ
ータ等においては、その機能としてＣＲＴカラーデイス
プレィとの接続が可能であることが要求されている。上
記ＣＲＴカラーデイスプレィ用のカラー画素信号を形成
するカラーパレットは、上記のようなパネルディスプレ
イとの接続に関して配慮がなされておらず、ディジタル
／アナログ変換されたＲ、Ｇ及びＢのアナログカラー信
号しか出力しないから、上記のパネルディスプレイ用を
駆動する画素信号としてそのまま利用できず、アナログ
出力信号を適当なディジタル変換する等付加回路が必要
になり、回路が複雑になってしまう。
また、上記のようなラップトツブ型のパーソナルコンピ
ュータ等においては、電池駆動されるものであるため低
消費電力であることが必要とされる。それ故、ＣＲＴカ
ラーデイスプレィ用に用いる上記ディジタル／アナログ
変換回路等は、それを使用しないときには低消費電力と
することが必要である。ただし、その動作電圧を完全に
遮断したのでは、回路の立ち上がりスタンバイタイムが
必要になる等使いづらくなる。
この発明の目的は、低消費電力のちとに動作モードに応
じて選択的に動作状態にされる機能ブロックを持つ半導
体集積回路装置を提供することある。
この発明の他の目的は、低消費電力化と多機能化を図っ
たカラーパレット機能を持つ半導体集積回路装置を提供
することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
すなわち、動作モードに応じて選択的に動作状態にされ
機能ブロックとして、それが非動作状態に置かれるとき
少なくとも外部端子に結合される出力回路を高出力イン
ピーダンス状態にする。
〔作　用〕
上記した手段によれば、外部端子に接続される比較的大
きな負荷を駆動するために比較的大きな電流を流す必要
のある出力回路を出力ハイインピーダンス状態にするこ
とによって、非動作状態での低消費電力化が可能になる
。
〔実施例〕
第１図は、この発明をカラーパレット回路に適用した場
合の一実施例のブロック図が示されている。
パレットメモリＰＬＭの各アドレスには、各カラー画素
信号に対応したカラーデータが格納されている。それ故
、図示しない画像データが格納されるフレームメモリに
、上記パレットメモリのアドレス“に対応した画素デー
タを記憶させることにより、フレームメモリに記憶され
たデータをカラー画素信号に変換することができる。逆
に、マイクロプロセッサ等によりパレットメモリＰＬＭ
に記憶されるカラーデータを書き換えることにより、表
示される図形の色を簡単に変更することができる。制御
ロジックＬＯＧは、図示しないフレームメモリからＣＲ
Ｔ等のラスクスキャンタイミングに同期して読み出され
た画像データを受けて、それをアドレス情報としてパレ
ットメモリＰＬＭのアクセスを行う。
制御回路Ｃ０ＮＴは、表示タイミング信号やマイクロプ
ロセッサ等からの動作制御信号を受けて、上記パレット
メモリＰＬＭに対して読み出しや書き込み動作モードの
設定を行うとともに、書き込みモードにおけるカラーデ
ータの変更のためのアドレス設定及びカラーデータを入
力する。上記制御回路Ｃ０ＮＴは、上記のようなパレッ
トメモリＰＬＭのアクセス制御の他、次のような動作制
御を行う。
この実施例では、ＣＲＴカラーデイスプレィによる表示
と、液晶やプラヅマデスプレイといったようなパネルデ
ィスプレイによる表示とに対応した両出力機能を持つよ
うにされる。セレクタＳＥＬは、表示動作モードに応じ
て上記パレットメモリＰＬＭからのカラーデータをディ
ジタル／アナログ変換回路ＤＡＣ１ないしＤＡＣ３と、
ディジタル出力回路ＤＯＢに伝える。上記ディジタル／
アナログ変換回路ＤＡＣＩなしいＤＡＣ３は、ＣＲＴカ
ラーデイスプレィ用のカラー画素信号Ｒ１Ｇ及びＢをそ
れぞれ形成する。上記ディジタル出力回路ＤＯＢは、パ
ネルディスプレイに必要なカラー又はモノクロ階調表示
に対応したディジタル画像データを出力する。さらに、
このデータをもとにパネルディスプレイの駆動方式に合
わせた信号に変換して階調表示を行っている。
特に制限されないが、モノクロの液晶又はプラヅマディ
スプレイにおいては、グリーンのカラーデータを用いて
階調表示を行う。例えば、グリーンのデータのうち、適
当な２ビツトのデータを出力させる場合には、３段階（
黒を除く）の階調表示が可能になる。すなわち、カラー
データの０１ないし１１に応じて、その表示期間のデユ
ーティを変化させることにより３段階の階調表示が可能
になる。上記ビット数を多くすれば、より多くの階調表
示が可能になる。また、液晶カラーデイスプレィでは、
３原色のカラーストライプ等に対応して、Ｒ，Ｇ及びＢ
の１ビツトの信号を出力させる。これにより、８色のカ
ラー表示が可能になるものである。各色条ビットのディ
ジタル信号を用いてパネルディスプレイ用の駆動信号の
デユーティやレベルを変えることにより、カラーの階調
表示が可能となり、より多くのカラー表示も可能になる
。
上記ディジタル／アナログ変換回路ＤＡＣ１ないしＤＡ
Ｃ３と、ディジタル出力回路ＤＯＢとは、低消費電力化
のためにそれぞれの動作モード、言い換えるならば、Ｃ
ＲＴカラーデイスプレィによる表示動作か、パネルディ
スプレイによる表示動作かに応じてそれぞれ動作状態に
される。すなわち、この実施例のカラーパレット用の半
導体集積回路装置は、特に制限されないが、パネルディ
スプレイを用いたランプトップ型のパーソナルコンピュ
ータ用に向けられている。それ故、通常動作ではパネル
ディスプレイによる表示動作を行い、オプション的な機
能としてＣＲＴカラーデイスプレィによる表示も可能に
するものである。上記のようなラップトツブ型のパーソ
ナルコンピュータにおていは、電池駆動を前提とするも
のであるため、低消費電力であることが必要である。そ
れ故、制御回路Ｃ０ＮＴは、その表示動作モードに応じ
て非動作状態に置かれるディジタル／アナログ変換回路
ＤＡＣ１ないしＤＡＣ３又はディジタル出力回路ＤＯＢ
を非動作状態にする制御動作も行うものである。セレク
タＳＥＬは、上記のようなアナログとディジタルの出力
回路の選択的な動作に応じてパレットメモリＰＬＭのカ
ラーデータを伝えるものである。
第２図には、上記ディジタル出力回路の一実施例の回路
図が示されている。
この出力回路は、ＣＭＯＳ回路とバイポーラ型トランジ
スタとを組み合わせたもので、入力回路としてＣＭＯＳ
回路を用い、出力回路としてバイポーラ型トランジスタ
を用いる。入力回路は、ＰチャンネルＭＯ３ＦＥＴＱＩ
のゲートに出力イネーブル信号Ｅを供給し、上記Ｐチャ
ンネルＭＯ３ＦＥＴＱＩを通して入力信号ＩＮを受ける
ＰチャンネルＭＯ３ＦＥＴＱ２とＮチャンネルＭＯ３Ｆ
ＥＴＱ３からなるＣＭＯＳインバータ回路に電源電圧Ｖ
ｃｃを供給する。また、上記ＭＯ３ＦＥＴＱ１を介して
動作電圧が供給され、上記入力信号ＩＮがゲートに供給
されるＮチャンネルＭＯ３ＦＥＴＱ４は、そのソースに
負荷抵抗Ｒ２が設けられるソースフォロワ回路を構成す
る。
出力回路は、トーテムポール型出力回路を構成し、ハイ
レベルの出力信号を形成するトランジスタＴ１のベース
は、上記ＣＭＯＳインバータ回路の出力端子に接続され
、ロウレベルの出力信号を形成するトランジスタＴ２の
ベースは、上記ＭＯ３ＦＥＴＱ４のソース出力が供給さ
れる。トランジスタＴ４のコレクタには、電流制限用抵
抗Ｒ１が設けられ、エミッタにはレベルシフト用ダイオ
ードＤＩが挿入される。
このディジタル出力回路では、イネーブル信号Ｅをハイ
レベルにすると、ＰチャンネルＭＯ３ＦＥＴＱ１がオフ
状態になり、トランジスタＴｌとＴ２のベース電流を遮
断するため、出力端子ＯＵＴはハイインピーダンス状態
になり、電流消費を零にすることができる。
この構成では、トランジスタＴＩ、Ｔ２の電流増幅率が
約１００と大きいため、ＰチャンネルＭＯ３ＦＥＴＱＩ
としては、出力電流の１／１００の微小なベース電流を
遮断すればよいから、比較的小さなサイズにより構成で
きる。
さらに、このディジタル出力回路は、イネーブル信号Ｅ
をロウレベルにして回路を動作状態にするとき、バイア
スの立ち上がり待ち時間が無いため、上記イネーブル信
号Ｅのロウレベルに応じて高速に動作可能になって格別
なスタンバイタイムの設定が不要になる。
第３図には、上記ディジタル出力回路やセレクタの一実
施例の回路図が示されている。
この実施例では、ＣＭＯ５回路が用いられる。
すなわち、ＰチャンネルＭＯ３ＦＥＴＱ５、Ｑ６及びＮ
チャンネルＭＯ３ＦＥＴＱ７、Ｑ８を直列接続し、上記
ＰチャンネルＭＯ５ＦＥＴＱ５とＮチャンネルＭＯ３Ｆ
ＥＴＱ８のゲートに入力信号ＩＮを供給して、ＣＭＯＳ
インバータ回路を構成する。ＰチャンネルＭＯ３ＦＥＴ
Ｑ６のゲートには、イネーブル信号Ｅを供給し、Ｎチャ
ンネルＭＯ３ＦＥＴＱ７のゲートにはインバータ回路Ｎ
１によりイネーブル信号Ｅを反転して供給する。
この実施例回路では、イネーブル信号Ｅをハイレベルに
すると、ＰチャンネルＭＯ３ＦＥＴＱ６がオフ状態に、
インバータ回路Ｎｌの出力がロウレベルになってＮチャ
ンネルＭＯ３ＦＥＴＱ７がオフ状態になるめた、出力は
ハイインピーダンス状態になる。それ故、上記ディジタ
ル出力回路として用いるときには、上記第２図の実施例
と同様な動作を行わせることができる。また、セレクタ
として用いるときには、上記回路を２個設けて入力信号
ＩＮを共通にパレットメモリＰＬＭの出力に接続し、一
方の回路の出力ＯＵＴを前記ディジタル／アナログ変換
回路ＤＡＣの入力に接続し、他方の回路の出力ＯＵＴを
ディジタル出力回路ＤＯＢに入力接続すればよい。この
ようにすることによって、イネーブル信号Ｅに応じて動
作状態にされる回路に対してパレットメモリＰＬＭのデ
ータを送出させることができる。
第４図には、上記ディジタル出力回路の更に他の一実施
例の回路図が示されているシ この実施例では、ＤＴＬ　（ダイオード・トランジスタ
・ロジック）回路を利用している。すなわち、ダイオー
ドＤ２、Ｄ３及びＤ４と抵抗Ｒ３及びＲ４によりそれぞ
れ入力論理部を構成する。ダイオードＤ２とＤ３及び抵
抗Ｒ３からなる論理部の出力は、トランジスタＴ４のベ
ースに供給され、そのコレクタ出力をトーテムポール型
の電源電圧側出力トランジスタＴ５のベースに、エミッ
タ出力を接地電位側出力トランジスタＴ６のベースに供
給する。また、ダイオードＤ４と抵抗Ｒ４からなる論理
部の入力には、インバータ回路Ｎ２を介してイネーブル
信号Ｅが供給される。この論理部の出力は、トランジス
タＴ３のベースに供給され、このトランジスタＴ３は、
上記出力トランジスタＴ４のコレクタ出力を強制的に接
地電位として出力トランジスタＴ５をオフ状態にする。
この実施例回路において、イネーブル信号Ｅをロウレベ
ルにすると、ダイオードＤ３がオン状態になり、トラン
ジスタＴ４をオフ状態にする。これにより、出力トラン
ジスタＴ６もオフ状態になる。上記イネーブル信号Ｅの
ロウレベルに応じてインバータ回路Ｎ２の出力信号がハ
イレベルになでダイオードＤ４をオフ状態にする。それ
故、トランジスタＴ３がオン状態になり、駆動トランジ
スタＴ４のコレクタを接地電位のロウレベルにするので
、出力トランジスタＴ５もオフ状態になる。
これにより、イネーブル信号Ｅがロウレベルにされる非
動作状態においては、出力端子ＯＵＴはハイインピーダ
ンス状態にされ、消費される電流は抵抗Ｒ２とＲ３に流
れる電流のみの低消費電力となる。
イネーブル信号Ｅがハイレベルのときには、ダイオード
Ｄ３がオフ状態にされるとともに、インバータ回路Ｎ２
の出力信号がロウレベルになってダイオードＤ４をオン
状態にするのでトランジスタＴ３がオフ状態になる。そ
れ故、入力端子ＩＮのハイレベル／ロウレベルに応じて
、出力トランジスタＴ６／Ｔ５がオン状態になって、ロ
ウレベル／ハイレベルの出力信号を形成する。
第５図には、上記ディジタル／アナログ変換回路の一実
施例の回路図が示されている。
この実施例のディジタル／アナログ変換回路においては
、図示しない演算増幅回路等により基準定電圧Ｖｒｅｆ
を形成し、それをトランジスタＴｌＯのベースに供給し
て、そのコレクタから基準定電流■０を形成する。上記
トランジスタＴｌＯのエミッタには、エミッタ抵抗ＲＩ
Ｏが設けられている。上記定電流１ｏは、ダイオード形
態のＰチャンネルＭＯ３ＦＥＴＱＩ　Ｏのドレイン電流
とされる。このＭＯ３ＦＥＴＱＩＯに対して代表とし例
示的に示されたＰチャンネルＭＯＳ　Ｆ　ＥＴＱ　１１
ないしＧ１２が電流ミラー形態に接続される。
特に制限されないが、上記ＭＯ３ＦＥＴＱＩＯに対して
ＭＯ３ＦＥＴＱＩ　１、Ｇ１２のサイズ比を等しく設定
することにより、例示的に示されている各ＭＯ３ＦＥＴ
ＱＩ　１、Ｇ１２のそれぞれドレインから上記同じ基準
定電流ＩＯが流れるようにされる。
上記各定電流ＭＯ３ＦＥＴＱＩ　１、Ｇ１２のドレイン
には、電流切り換えスイッチとしての一対のＮチャンネ
ルＭＯ３ＦＥＴＱＩ　３．Ｑｌ　４及びＧ１５．Ｇ１６
が設けられる。上記切り換えスイッチとしての一方のＭ
Ｏ３ＦＥＴＱＩ　３、Ｇ１５のソースは、回路の接地電
位に接続され、他方のＭＯ５ＦＥＴＱＩ　４、Ｇ１６の
ソースは出力端子ＯＵＴに共通に接続される。この出力
端子ＯＵＴと回路の接地点との間には、負荷抵抗Ｒ１１
が設けられる。
上記例示的に示されている一対の切り換えスイッチとし
てのＭＯ３ＦＥＴＱＩ　３．Ｑｌ　４のゲートには、後
述するようなノア（ＮＯＲ）ゲート回路Ｇ１と０２の出
力信号が供給される。上記ノアゲート回路Ｇ１と６２の
一方の人力には、ディジタル信号ＤＯ，ＤＯが供給され
る。他の一対の切り換えスイッチとしてのＭＯ３ＦＥＴ
Ｑ１５．Ｇ１６のゲートには、同様なノアゲート回路Ｇ
３と０４の出力信号が供給される。上記ノアゲート回路
Ｇ３と０４の一方の入力には、ディジタル信号Ｄｎ、Ｄ
ｎ’が供給される。上記ノアゲート回路ＧｌないしＧ４
の他方の人力には、パワーコントロール（イネーブル）
信号ＰＳが共通に供給される。
この実施例のディジタル／アナログ変換動作は、いわゆ
る２進のディジタル信号をアナログ信号に変換するもの
と異なり、ｎ＋ｌビットのカラーデータによりｎ＋１段
階の階調表示のためのアナログ信号が形成される。すな
わち、上記各ＭＯ３ＦＥＴＱＩＩ、Ｇ１２が同じ定電流
ＩＯを流すので、ディジタル信号ＤＯ〜Ｄｎのうち、論
理“１”のものがｍビットあるとそれに対応して基準定
電流Ｉｏが加算されてｍＩｏの電流が抵抗Ｒ１１に流れ
てアナログ電圧信号が形成される。ディジタル信号Ｄ（
１−Ｄｒｌのうち、論理“０”に対応されたものは、接
地電位側に結合されたＭＯＳ　Ｆ　ＥＴＱ１３、Ｇ１５
等がオン状態になり、上記定電流ＩＯを回路の接地電位
側に流すものである。
カラーデータＤ　Ｏ−Ｄ　ｎが２進のディジタル信号で
ある場合は、上記定電流ＭＯ３ＦＥＴＱＩ　１１ないし
Ｇ１２等は、２進の重み付けが成される。
例えば、最下位ビットに対応した定電流ＭＯ３ＦＥＴＱ
ＩＩが定電流１０（Ｘ２°）　を流すなら、下節２位ビ
ットに対応した定電流ＭＯ３ＦＥＴは、２’ＸＩＯの定
電流を流すようにされ、以下、電流■０を基準にして２
ｚ、２ｚ　　・・２″の２進の重み付けが成されるもの
である。
第６図には、上記ノアゲート回路の一実施例の回路図が
示されていてる。
この実施例のノアゲート回路は、入力部に直列形態のＰ
チャンネルＭＯ３ＦＥＴＱ１７．Ｇ１８と並列形態のＮ
チャンネルＭＯ３ＦＥＴＱＩ　９゜Ｇ２０からなるＣＭ
ＯＳノアゲート回路を配置し、その出力側に準コンプリ
メンタリ・プッシュプル出力トランジスタＴｌ　ｌ、Ｔ
ｌ　２を設けるものである。上記ＣＭＯＳノアゲート回
路は、その出力により上記トランジスタＴｌｌ、Ｇ１２
を駆動するために、直列形態のＰチャンネルＭＯ３ＦＥ
ＴＱ１７．Ｑ１８と並列形態のＮチャンネルＭＯ３ＦＥ
ＴＱ１９．Ｑ２０のそれぞれに、抵抗Ｒ１１とＲ１２を
接続するものである。そして、出力トランジスタＴｌｌ
、Ｔ１２を駆動する出力信号としては各抵抗Ｒ１１とＲ
１２との接続点から得ものである。
このノアゲート回路では、一方の入力ＩＮＩを上記パワ
ーコントロール信号ＰＳとすると、それをハイレベルに
すると、ＰチャンネルＭＯ５ＦＥＴＱ１７がオフ状態に
なってベース電流の供給を遮断するから、トランジスタ
Ｔ１１及びＴ１２が共にオフ状態にされる。それ故、デ
ィジタル／アナログ変換部の切り換えスイッチＭＯＳ　
Ｆ　ＥＴＱ１３、Ｑ１４ないしＱ１５．Ｑ１６がオフ状
態になって定電流１ｏを流さないようにする。それ故、
ディジタル／アナログ変換回路ＤＡＣが非動作状態にさ
れるときには、上記定電圧Ｖ　ｒｅｆを形成するバイア
ス回路と、定電流トランジスタＴＩＯに流れる定電流Ｉ
Ｏのみとなって低消費電力モードとなる。
この実施例では、上記ディジタル／アナログ変換部の電
流スイッチの部分を全てオフ状態にして低消費電力化を
図るものであり、基準定電流１゜等のようにアナログ変
換部に流れる電流に比べて小さい電流しか流さない定電
圧Ｖ　ｒｅｆを形成するバイアス回路を動作状態にして
いる。このようにすることによって、動作状態に移行す
るとき、スタンバイタイムの設定が不要で動作立ち上が
り高速にすることができるものとなる。
ちなみに、４ビツトのディジタル／アナログ変換回路を
ＤＡＣｌなしいＤＡＣ３のようにを３チヤンネル使用し
た場合において、アナログ信号を形成する電流切り換え
部で消費される電流が約７８ｍＡに対して、バイアス回
路の電流はその約１／３０の２．５　ｍ　Ａ程度である
ので、上記のような構成を採ることによって非動作状態
での低消費電力化を図りつつ、動作状態への立ち上がり
を高速にすることができる。
また、上記のような電流切り換え部の低消費電力を行わ
せるノアゲート回路としてバイポーラ型トランジスタを
用いて出力回路を構成するものであるため、動作状態に
おいて変換動作の高速化が図られるものとなる。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１動作モードに応じて選択的に動作状態にされ機能
ブロックとして、それが非動作状態に置かれるとき少な
くとも外部端子に結合される出力回路を高出力インピー
ダンス状態にすることにより、比較的大きな電流を流す
必要のある出力回路を出力ハイインピーダンス状態にす
ることによって、非動作状態での低消費電力化が可能に
なるという効果が得られる。
（２）上記（１１により、電池駆動されるラップトツブ
型のパーソナルコンピュータ等においては高機能と低消
費電力化が要求されるから、それに実装される複数機能
ブロックを持つ半導体集積回路装置として好適なものと
することができるという効果が得られる。
（３）カラーパレット回路において、ＣＲＴカラーデイ
スプレィ用のアナログ出力回路と、パネルディスプレイ
用のディジタル出力回路とを設けることにより、簡単な
構成で多様な表示出力機能を持つ各種ラフブトツブ型の
情報処理装置を得ることができるという効果が得られる
。
（４）上記カラーパレット回路に設けられるディジタル
／アナログ変換回路として、バイアス回路や基準定電流
発生回路のみを動作状態に維持しつつ、非動作モードの
ときディジタル信号に対応して基準電流を切り換えるス
イッチＭＯＳ　Ｆ　ＥＴをオフ状態にすることにより、
低消費電力化を図りつつ、非動作状態から動作状態に移
行するときの立ち上がりを早くすることができるという
効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図のカラー
パレット回路において、パレットメモリにおいても未使
用の回路については供給電流を遮断する回路を設ける構
成としてもよい。また、セレクタは、特に必要ではなく
省略可能である。
この発明は、前記のようなカラーパレット回路の他、前
記のようなラップトツブ型のパーソナルコンピュータ等
のように電池駆動されることを前提とする各種システム
において、例えばフロッピーディスクメモリ駆動装置や
ハードディスクメモリ駆動装置に設けらる各種機能ブロ
ックにも同様に適用することができる。
この発明は、前記カラーパレット回路の他、複数機能ブ
ロックを持ち、動作モードに応じてその動作が選択的に
行われる半導体集積回路装置に広く利用することができ
るものである。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、動作モードに応じて選択的に動作状態にさ
れ機能ブロックとして、それが非動作状態に置かれると
き少なくとも外部端子に結合される出力回路を高出力イ
ンピーダンス状態にすることにより、比較的大きな電流
を流す必要のある出力回路を出力ハイインピーダンス状
態にすることによって、非動作状態での低消費電力化が
可能になる。
【図面の簡単な説明】
第１図は、この発明が適用されたカラーパレット回路の
一実施例を示すブロック図、 第２図は、そのディジタル出力回路の一実施例を示す回
路図、 第３図は、そのディジタル出力回路やセレクタの一実施
例を示す回路図、 第４図は、上記ディジタル出力回路の他の一実施例を示
す回路図、 第５図は、そのディジタル／アナログ変換回路の一実施
例を示す回路図、 第６図は、そのノアゲート回路の一実施例を示す回路図
である。 ＬＯＧ・・制御ロジック、ＰＬＭ・・パレットメモリ、
ＳＥＬ・・セレクタ、ＤＡＣ１〜ＤＡＣ３・・ディジタ
ル／アナログ変換回路、ＤＯＢ・・ディジタル出力回路
、Ｃ０ＮＴ・・制御回路第　１　図

Claims (1)

  1. 【特許請求の範囲】 １、動作モードに応じて選択的に動作状態にされ、それ
    が非動作状態に置かれるとき外部端子に結合される出力
    回路が高出力インピーダンス状態にされる機能ブロック
    を含むことを特徴とする半導体集積回路装置。 ２、上記半導体集積回路装置は、カラーパレット回路を
    構成し、パレットメモリからのカラーデータを三原色の
    アナログカラー信号に変化するディジタル／アナログ変
    換回路と、上記パレットメモリからのカラーデータをパ
    ネルディスプレイに対応したディジタル信号として出力
    させるディジタル出力回路とを備え、上記ディジタル／
    アナログ変換回路とディジタル出力回路とはその動作モ
    ードに応じて選択的に動作状態にされるものであること
    を特徴とする特許請求の範囲第１項記載の半導体集積回
    路装置。 ３、上記ディジタル／アナログ変換回路は、定電流源に
    より形成された基準定電流をディジタル信号に応じて加
    算して抵抗に供給することによってアナログ信号を形成
    するものであり、それが非動作状態にされるとき、基準
    電流を流すスイッチ素子がディジタル信号に無関係にオ
    フ状態にされるものであることを特徴とする特許請求の
    範囲第２項記載の半導体集積回路装置。
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