JPH02230442A - キャッシュメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリ制御回路に関し、特に情報処
理装置のキャッシュメモリに対するアクセスモードを制
御するキャッシュメモリ制御回路に関する。

〔従来の技術〕

従来、この種のキャッシュメモリ制御回路においては、
キャッシュメモリに対するアドレスマップに応じたキャ
ッシュアクセスモード、キャッシュバイパスモード、ア
クセスキャンセルモー１一等のアクセスモードの指定は
、キャッシュメモリ制御部へのアクセスモード指定と、
キャッシュメモリ制御部の内部における制御動作指定と
の２段階で実行されていた。

第３図は従来のキャッシュメモリ制御回路の一例を示す
ブロック図である。

このキャッシュメモリ制御回路は、まず、バスサイクル
デコーダ６においてバスサイクル指定信号ＢＣＤとタグ
アドレスＴＡとを解読してパスアクセス指定信号ＢＡＤ
を発生しキャッシュメモリ制御部１０のアクセスモー１
〜デコーダ２Ｂへ伝達する。

次に、キャッシュメモリ制御部１０において、アクセス
モー１〜テコータ２Ｂでハスアクセス指定信号ＢＡＤと
リード　ライト信号Ｒ／Ｗとを解読し所定のタイミング
てアクセス制御信号ＡＣを発生しアクセス制御回路５へ
の伝達する。

一方、比較回路４はタグメモリ３に格納されているタグ
アドレスＴＡ′とアドレス信号ＡＤ′により入力された
タグアドレスＴＡとを比敦しヒッ１へ判定信号Ｈ　Ｊを
発生しアクセス制御回路５へ伝達する。

そしてアクセス制御回路５は、これらアクセス制御信号
ＡＣ及ひヒッＩ・判定信号ＨＪに従ってキャッシュメモ
リ制御信号ＣＣＮＴを出力ずる構成となっている。

〔発明か解決しようとする課題〕

」二連した従来のキャッシュメモリ制御回路は、パスザ
イクルテコータ６てバスサイクル指定信号ＢＣＤを解読
した後、その出力信号をキャッシュメモリ制御部１０の
アクセスモーｔ’テコータ２ｌ１へ伝達し解読するとい
う２段階で実行する構成となっているので、キャッシュ
メモリ制御部１０の動作か遅れ高速化か困難になるとい
う欠点がある。

また、アクセスモード指定も因定されアドレスマッピン
クか固定されているので、アＩ〜レス領域の拡張、変更
ができないという欠点がある。

本発明の目的は、動作の高速化かでき、かつア１ヘレス
領域を変更することがてきるキャッシュメモリ制御回路
を提供することにある。

〔課題を解決するための手段〕

本発明のキャッキュメモリ制御回路は、それそれアドレ
ス領域指定を含む複数のアクセスモー１〜のうちの一つ
を内部に設定しバスアクセスモーＩ〜信号を出力するア
クセスモー１へレジスタと、少なくとも前記バスアクセ
スモー１・信号を解読して所定のタイミングでアクセス
制御信号を出力するアクセスモーｌ〜テコータと、タグ
メモリに格納されているタグアドレスとアドレス信号に
より入力されるタクア｝〜レスとを比較しヒット判定信
号を出力する比較回路と、前記アクセス制御信号と前記
ヒッ１〜判定信号とを入力しキャッシュメモリ制御信号
を出力するアクセス制御回路とを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示すフロック図である
。

この実施例は、まずアドレス信号ＡＤをタグアドレスＡ
Ｔ、ページアドｌ／スＰＡ及びセツ１〜アドレスＳＡで
構成し、このうちのページアドレスＰＡにより、それそ
れアドレス領域指定を含み分類された複数のアクセスモ
ードのうちの一つを入力する。

アクセスモー１へレジスタ１は、レシスタセット信号Ｒ
Ｓに従ってページアドレスＰＡにより入力されたアクセ
スモードを内部に設定し、パスサイクル毎にバスアクセ
スモー１・信号ＢＡＭを出力ずる。

アクセスモードデコータ２は、ハスアクセスモ−　１’
信号ＢＡＭ、ペーシストレスＰＡ及びりーＩ一ライ１一
信号Ｒ、／Ｗを入力してこれらを解読し、所定のタイミ
ングでアクセス制御信号ＡＣを出力する。

タグメモリ３はタグア１−レス（ＡＴ′）を格納してお
き、セットアトレスＳＡによりセッｈ　ｉ！択を行い一
つのタクアトレスＡ丁′を出力する。

比較回路４は、タグメモリ３からのタグアドレスＴＡ′
とアドレス信号ＡＤにより入力されタグアドレスＴＡと
を比較し、比較結果をヒッｌ−判定信号Ｈ　Ｊとして出
力する。

アクセス制御回路５は、アクセス制御信号Ａ．　Ｃ及ひ
ヒッ１〜判定信号Ｈ　Ｊを入力しこれらに従ってキャッ
シュメモリ制御信号ＣＣＮＴを出力してキャッシュメモ
リのアクセス制御を行う構成となっている。

従って、タグメモリ３におけるセッＩ−選択の実行中に
アクセスモー１〜レシスタ１の内部に直接アクセスモー
１〜を設定しこのアクセスモーＩ・レシスタ１からハス
アクセスモーｌ〜信−号ＢＡＭを出力ずうことかてきる
のて、動作の高速化をはかることができる。まプご、ア
クセスモー１〜指定の際ア１〜Ｉ／ス領域指定もてきる
ので、ブロクラム実行中にもアＩ’レス領域を変更する
ことかてきる。

第２図は本発明の第２の実施例を示すフロック図である
。

この実施例は、アクセスモー１〜指定を、アドレス信号
Ａ．　Ｄより上位のハスサイクル指定信号ＢＣＤにより
入力する構成としたもので、アクセスモー１〜に対する
アＩ〜レス領域をより広く割当てることかできるという
利点かある。

〔発明の効果〕

以−１１説明したように本発明は、アクセスモー１〜レ
シスタを設け、この内部に直接、ア１〜ｌ／ス領域指定
を含むアクセスモー１〜を設定する梠成することにより
、従来のハスザイクルテコータによる解読動作を除去す
ることができるのてこのハスサイクルデコー夕による遅
延を除去することてき、動作の高速化をはかることかで
きる効果かある。

また、アクセスモー１・指定時にアＦレス領域指定をず
ることかてきるのて、アドレス領域を変更することかで
き、，メモリ空間を有効活用することかできる効果があ
る。

【図面の簡単な説明】

第１図及び第２図はそれそれ本発明の第］及ひ第２の実
施例を示すフロック図、第３図は従来のキャッシュメモ
リ制御回路の一例を示すブロック図である。 １，１Ａ・アクセスモートレジスタ、２，２Ａ２Ｂ・・
・アクセスモー１へテコー夕、３・・タグメモリ、４・
・・比較回路、５・・アクセス制御回路、６・ハス→ノ
ーイクルテコータ、１　０　−　＊−　Ａ−ツシュメモ
リ制御部。

Claims (1)

【特許請求の範囲】
1. それぞれアドレス領域指定を含む複数のアクセスモード
   のうちの一つを内部に設定しバスアクセスモード信号を
   出力するアクセスモードレジスタと、少なくとも前記バ
   スアクセスモード信号を解読して所定のタイミングでア
   クセス制御信号を出力するアクセスモードデコーダと、
   タグメモリに格納されているタグアドレスとアドレス信
   号により入力されるタグアドレスとを比較しヒット判定
   信号を出力する比較回路と、前記アクセス制御信号と前
   記ヒット判定信号とを入力しキャッシュメモリ制御信号
   を出力するアクセス制御回路とを有することを特徴とす
   るキャッシュメモリ制御回路。