JPH04209046A - メモリアクセス回路 - Google Patents
メモリアクセス回路Info
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- JPH04209046A JPH04209046A JP40541790A JP40541790A JPH04209046A JP H04209046 A JPH04209046 A JP H04209046A JP 40541790 A JP40541790 A JP 40541790A JP 40541790 A JP40541790 A JP 40541790A JP H04209046 A JPH04209046 A JP H04209046A
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- Japan
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- memory access
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 57
- 230000006378 damage Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０Ｏ０１】
【技術分野】本発明は、メモリアクセス回路に関し、特
に８０８６系ＣＰＵを含むシステムにおけるメモリアク
セス回路に関する。 ［０００２］
に８０８６系ＣＰＵを含むシステムにおけるメモリアク
セス回路に関する。 ［０００２］
【従来技術】一般に、８０８６系ＣＰＵにおいては、メ
モリの読出し・書込みサイクルの２サイクル目以降のタ
イミングに、使用レジスタセグメント情報がアドレスバ
スに送出される。これは、メモリアクセスにおいて、ど
のレジスタを使用しているのかを示すステータス情報で
ある。 ［０００３］ ８０８６系ＣＰＵでは、セグメントアド
レッシング方式を採っており、コードセグメント（Ｃ３
）、データセグメント（ＤＳ）、スタックセグメント（
ＳＳ）、エキストラセグメント（ＥＳ）の４つのセグメ
ントが存在する。 ［０００４］ ８０８６系ＣＰＵを用いたメモリアクセ
ス回路の一般的な構成について図２を用いて説明する。 図において、従来のメモリアクセス回路は、８０８６系
ＣＰＵＩの出力するアドレス情報１Ｏ２よりアドレス信
号１０８を出力するアドレスラッチ２と、８０８６系Ｃ
ＰＵの出力するバスコントロール情報１０３よりバスコ
ントロール信号２０７を出力するバスコントローラ３と
、メモリセレクト信号２０５を出力するデコーダ４とを
有しており、メモリ５ａ、５ｂに対するアクセスを制御
するものである。 ［０００５］かかる構成において、８０８６系ＣＰＵＩ
は、メモリアクセス時に、アドレス情報１０２とバスコ
ントロール情報１０３とを出力する。アドレスラッチ２
はアドレス情報１Ｏ２を入力してアドレス信号１０８を
出力し、バスコントローラ３はバスコントロール情報１
０３を入力してバスコントロール信号２０７を出力する
。デコーダ４はアドレス信号１０８及びバスコントロー
ル信号２０７を入力し、メモリ５ａ、５ｂのうち使用す
るメモリを選別し選別信号２０５を出力する。各メモリ
は選別信号２０５とバスコントロール信号２０７とを入
力し、８０８６系ｃＰＵとの間で、データバス１０５を
通してデータのリード・ライトが行われる。 ［０００６］つまり、一般に８０８６系のＣＰＵのプロ
グラムにおいては、メモリ領域は１０２４Ｋｂｙｔｅエ
リアに限定し、その代わりに使用するレジスタとは無関
係にどのアドレスにもアクセスできることを想定する場
合が多く、ハードウェアもそのように作成されている。 ［０００７］また、アドレス情報は２０ビツトであるた
め、１０４８ Ｋビット以上のアドレスを特定すること
ができないのである。 ［０００８］よって、上述した従来のメモリアクセス回
路では、最大使用メモリ領域が１０２４Ｋｂｙｔｅ以下
になるという欠点がある。また、レジスタのうちスタッ
クセグメント以外のセグメントを使用してスタックエリ
アのメモリ領域をアクセスすることが可能なために、ス
タックエリアを破壊してプログラム暴走が発生する危険
性を有するという欠点があった。 ［０００９］
モリの読出し・書込みサイクルの２サイクル目以降のタ
イミングに、使用レジスタセグメント情報がアドレスバ
スに送出される。これは、メモリアクセスにおいて、ど
のレジスタを使用しているのかを示すステータス情報で
ある。 ［０００３］ ８０８６系ＣＰＵでは、セグメントアド
レッシング方式を採っており、コードセグメント（Ｃ３
）、データセグメント（ＤＳ）、スタックセグメント（
ＳＳ）、エキストラセグメント（ＥＳ）の４つのセグメ
ントが存在する。 ［０００４］ ８０８６系ＣＰＵを用いたメモリアクセ
ス回路の一般的な構成について図２を用いて説明する。 図において、従来のメモリアクセス回路は、８０８６系
ＣＰＵＩの出力するアドレス情報１Ｏ２よりアドレス信
号１０８を出力するアドレスラッチ２と、８０８６系Ｃ
ＰＵの出力するバスコントロール情報１０３よりバスコ
ントロール信号２０７を出力するバスコントローラ３と
、メモリセレクト信号２０５を出力するデコーダ４とを
有しており、メモリ５ａ、５ｂに対するアクセスを制御
するものである。 ［０００５］かかる構成において、８０８６系ＣＰＵＩ
は、メモリアクセス時に、アドレス情報１０２とバスコ
ントロール情報１０３とを出力する。アドレスラッチ２
はアドレス情報１Ｏ２を入力してアドレス信号１０８を
出力し、バスコントローラ３はバスコントロール情報１
０３を入力してバスコントロール信号２０７を出力する
。デコーダ４はアドレス信号１０８及びバスコントロー
ル信号２０７を入力し、メモリ５ａ、５ｂのうち使用す
るメモリを選別し選別信号２０５を出力する。各メモリ
は選別信号２０５とバスコントロール信号２０７とを入
力し、８０８６系ｃＰＵとの間で、データバス１０５を
通してデータのリード・ライトが行われる。 ［０００６］つまり、一般に８０８６系のＣＰＵのプロ
グラムにおいては、メモリ領域は１０２４Ｋｂｙｔｅエ
リアに限定し、その代わりに使用するレジスタとは無関
係にどのアドレスにもアクセスできることを想定する場
合が多く、ハードウェアもそのように作成されている。 ［０００７］また、アドレス情報は２０ビツトであるた
め、１０４８ Ｋビット以上のアドレスを特定すること
ができないのである。 ［０００８］よって、上述した従来のメモリアクセス回
路では、最大使用メモリ領域が１０２４Ｋｂｙｔｅ以下
になるという欠点がある。また、レジスタのうちスタッ
クセグメント以外のセグメントを使用してスタックエリ
アのメモリ領域をアクセスすることが可能なために、ス
タックエリアを破壊してプログラム暴走が発生する危険
性を有するという欠点があった。 ［０００９］
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は最大使用メモリ
領域が大きく、かつプログラムの暴走を防止できるメモ
リアクセス回路を提供することである。 ［００１０１
ためになされたものであり、その目的は最大使用メモリ
領域が大きく、かつプログラムの暴走を防止できるメモ
リアクセス回路を提供することである。 ［００１０１
【発明の構成］本発明によるメモリアクセス回路は、メ
モリアクセスの時、アドレス情報と現在使用中のレジス
タのセグメントを示す使用レジスタセグメント情報とを
送出するＣＰＵを含むメモリアクセス回路であって、メ
モリアクセスの時、前記アドレス情報及び前記使用レジ
スタセグメント情報に応じて該メモリへのアドレスを送
出するアクセス制御手段を有することを特徴とする。 ［００１１１ 【実施例］次に、本発明について図面を参照して説明す
る。 ［００１２］図１は本発明によるメモリアクセス回路の
一実施例の構成を示すブロック図であり、図２と同等部
分は同一符号により示されている。図において、本発明
のメモリアクセス回路は８０８６系ＣＰＵＩから送出さ
れる使用レジスタセグメント情報１０１を利用して最大
使用メモリ領域を拡張するというものであり、選択回路
１０４が追加された構成となっている。 ［００１３１つまり、読出し・書込みサイクルの１サイ
クル目にアドレスバスに出力される２０ビツトのアドレ
ス情報と、２サイクル目以降に同バスに出力される２ビ
ツトの使用レジスタセグメント情報との合計２２ビツト
（＝４０９６Ｋｂｙｔｅ）によりメモリのアドレスを特
定するため、使用しつるメモリ領域を拡張できるのであ
る。 ［００１４］これを実現するために必要なハードウェア
構成としては、周知のＤ型フリップフロップ（以下、Ｆ
Ｆと略す）を２２個設ければ良い。そして、読出し・書
込みサイクルの１サイクル目の開始タイミングで２０ビ
ツトのアドレス情報を２０個のＤ型ＦＦでラッチし、さ
らに同２サイクル目の開始タイミングで２ビツトの使用
レジスタセグメント情報を２個のＤ型ＦＦでラッチして
合計２２ビツトの情報をデコーダ４に出力すれば良いの
である。 ［００１５１次に、回路の動作について説明する。 ［００１６］ ８０８６系ＣＰＵＩは、メモリアクセス
時に使用レジスタセグメント情報１０１を出力する。こ
れが上述の２ビツトである。セグメント情報１０１は選
択回路１０４に入力され、選択回路１０４は使用レジス
タセグメントを判定して選択信号１０７を出力する。 ［００１７］また、８０８６系ＣＰＵＩは、メモリアク
セス時には使用レジスタセグメント情報送出前にアドレ
ス情報１Ｏ２を出力する。これが上述の２０ビツトであ
る。アドレスラッチ２はこのアドレス情報１０２を入力
しアドレス信号１０８を出力する。 ［００１８］ ８０８６系ＣＰＵＩは、メモリアクセス
時にバスコントロール情報１０３を出力する。バスコン
トローラ３はバスコントロール情報１０３を入力し、バ
スコントロール信号１０６を出力する。デコーダ４は選
択信号１０７、アドレス信号１０８及びバスコントロー
ル信号１０６を入力し、使用レジスタセグメント別に異
なるメモリとなるように分割して、メモリ選別信号１０
９を出力する。つまり、レジスタの各セグメントとメモ
リ５ａ〜５ｄとが対応してアクセスが行われることにな
る。そして、８０８６系ＣＰＵＩはデータバス１０５を
通して各メモリ５ａ〜５ｄにメモリアクセスを行うので
ある。 ［００１９］ようするに、本実施例では、レジスタのコ
ードセグメント、データセグメント、スタックセグメン
ト、エキストラセグメントの各々に１０２４Ｋｂｙｔｅ
を対応させているため、１０２４Ｘ ４ ＝４０９６Ｋ
ｂｙｔｅにメモリ領域を拡張できるのである。ただし、
各セグメントにメモリを対応させているため、ある１つ
のアドレスに対しては、異なるセグメントを使用してア
クセスすることはできない。したがって、ソフトウェア
のプログラムもそれを認識した上で作成しなければなら
ない。 ［００２０１なお、本実施例においては、８０８６系Ｃ
ＰＵにおけるメモリアクセス回路について説明したが、
他のＣＰＵについても本発明が適用できることは明らか
である。 ［００２１］ 【発明の効果】以上説明したように本発明は、メモリア
クセス時の使用レジスタセグメント別にメモリを分割し
たので、最大使用メモリ領域を拡張できるという効果が
ある。また、スタック領域をレジスタのスタックセグメ
ント以外のセグメントを使用してアクセスすることがで
きないため、スタック領域破壊によりプログラム暴走に
対する保護が可能になるという効果がある。
モリアクセスの時、アドレス情報と現在使用中のレジス
タのセグメントを示す使用レジスタセグメント情報とを
送出するＣＰＵを含むメモリアクセス回路であって、メ
モリアクセスの時、前記アドレス情報及び前記使用レジ
スタセグメント情報に応じて該メモリへのアドレスを送
出するアクセス制御手段を有することを特徴とする。 ［００１１１ 【実施例］次に、本発明について図面を参照して説明す
る。 ［００１２］図１は本発明によるメモリアクセス回路の
一実施例の構成を示すブロック図であり、図２と同等部
分は同一符号により示されている。図において、本発明
のメモリアクセス回路は８０８６系ＣＰＵＩから送出さ
れる使用レジスタセグメント情報１０１を利用して最大
使用メモリ領域を拡張するというものであり、選択回路
１０４が追加された構成となっている。 ［００１３１つまり、読出し・書込みサイクルの１サイ
クル目にアドレスバスに出力される２０ビツトのアドレ
ス情報と、２サイクル目以降に同バスに出力される２ビ
ツトの使用レジスタセグメント情報との合計２２ビツト
（＝４０９６Ｋｂｙｔｅ）によりメモリのアドレスを特
定するため、使用しつるメモリ領域を拡張できるのであ
る。 ［００１４］これを実現するために必要なハードウェア
構成としては、周知のＤ型フリップフロップ（以下、Ｆ
Ｆと略す）を２２個設ければ良い。そして、読出し・書
込みサイクルの１サイクル目の開始タイミングで２０ビ
ツトのアドレス情報を２０個のＤ型ＦＦでラッチし、さ
らに同２サイクル目の開始タイミングで２ビツトの使用
レジスタセグメント情報を２個のＤ型ＦＦでラッチして
合計２２ビツトの情報をデコーダ４に出力すれば良いの
である。 ［００１５１次に、回路の動作について説明する。 ［００１６］ ８０８６系ＣＰＵＩは、メモリアクセス
時に使用レジスタセグメント情報１０１を出力する。こ
れが上述の２ビツトである。セグメント情報１０１は選
択回路１０４に入力され、選択回路１０４は使用レジス
タセグメントを判定して選択信号１０７を出力する。 ［００１７］また、８０８６系ＣＰＵＩは、メモリアク
セス時には使用レジスタセグメント情報送出前にアドレ
ス情報１Ｏ２を出力する。これが上述の２０ビツトであ
る。アドレスラッチ２はこのアドレス情報１０２を入力
しアドレス信号１０８を出力する。 ［００１８］ ８０８６系ＣＰＵＩは、メモリアクセス
時にバスコントロール情報１０３を出力する。バスコン
トローラ３はバスコントロール情報１０３を入力し、バ
スコントロール信号１０６を出力する。デコーダ４は選
択信号１０７、アドレス信号１０８及びバスコントロー
ル信号１０６を入力し、使用レジスタセグメント別に異
なるメモリとなるように分割して、メモリ選別信号１０
９を出力する。つまり、レジスタの各セグメントとメモ
リ５ａ〜５ｄとが対応してアクセスが行われることにな
る。そして、８０８６系ＣＰＵＩはデータバス１０５を
通して各メモリ５ａ〜５ｄにメモリアクセスを行うので
ある。 ［００１９］ようするに、本実施例では、レジスタのコ
ードセグメント、データセグメント、スタックセグメン
ト、エキストラセグメントの各々に１０２４Ｋｂｙｔｅ
を対応させているため、１０２４Ｘ ４ ＝４０９６Ｋ
ｂｙｔｅにメモリ領域を拡張できるのである。ただし、
各セグメントにメモリを対応させているため、ある１つ
のアドレスに対しては、異なるセグメントを使用してア
クセスすることはできない。したがって、ソフトウェア
のプログラムもそれを認識した上で作成しなければなら
ない。 ［００２０１なお、本実施例においては、８０８６系Ｃ
ＰＵにおけるメモリアクセス回路について説明したが、
他のＣＰＵについても本発明が適用できることは明らか
である。 ［００２１］ 【発明の効果】以上説明したように本発明は、メモリア
クセス時の使用レジスタセグメント別にメモリを分割し
たので、最大使用メモリ領域を拡張できるという効果が
ある。また、スタック領域をレジスタのスタックセグメ
ント以外のセグメントを使用してアクセスすることがで
きないため、スタック領域破壊によりプログラム暴走に
対する保護が可能になるという効果がある。
【図１】本発明の実施例によるメモリアクセス回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】従来のメモリアクセス回路の構成を示すブロッ
ク図である。
ク図である。
１ ８０８６系ＣＰＵ
２ アドレスラッチ
３ バスコントローラ
４ デコーダ
５ａ〜５ｄ メモリ
１０１ 使用レジスタセグメント情報１Ｏ２アドレス
情報 １０４ 選択回路
情報 １０４ 選択回路
Claims (1)
- 【請求項１】メモリアクセスの時、アドレス情報と現在
使用中のレジスタのセグメントを示す使用レジスタセグ
メント情報とを送出するＣＰＵを含むメモリアクセス回
路であって、メモリアクセスの時、前記アドレス情報及
び前記使用レジスタセグメント情報に応じて該メモリへ
のアドレスを送出するアクセス制御手段を有することを
特徴とするメモリアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40541790A JPH04209046A (ja) | 1990-12-05 | 1990-12-05 | メモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40541790A JPH04209046A (ja) | 1990-12-05 | 1990-12-05 | メモリアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04209046A true JPH04209046A (ja) | 1992-07-30 |
Family
ID=18515015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40541790A Pending JPH04209046A (ja) | 1990-12-05 | 1990-12-05 | メモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04209046A (ja) |
-
1990
- 1990-12-05 JP JP40541790A patent/JPH04209046A/ja active Pending
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