JPH0431419B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 複数のチヤネルを共通に制御するチヤネル処理
装置の障害発生時に、複数のチヤネルを共通に制
御する第１のマイクロプロセツサと、複数のチヤ
ネルをチヤネル番号順に循環的に且つ個別に制御
する第２のマイクロプロセツサとの間で障害処理
実行開始にあたり、両プロセツサの同期を取るた
めの方式である。

〔産業上の利用分野〕

本発明は、一般の計算機システムにおけるチヤ
ネル処理装置内のマイクロプロセツサの障害処理
方式に関わり、特に複数のチヤネルを共通に平等
に制御する必要のあるマイクロプロセツサの障害
実行開始の起動方法に関するものである。

〔従来の技術〕

第７図は本発明が対象とするチヤネル処理装置
を有する一般的な計算機システムの構成を示して
いる。第７図において、１は中央処理装置、２は
チヤネル処理装置、３は主記憶装置、４は記憶制
御装置、５は総括プロセツサ、６は共通制御部、
７は個別制御部、８は第１のマイクロプロセツ
サ、９は第２のマイクロプロセツサ、１０はチヤ
ネルをそれぞれ示している。チヤネル処理装置２
は例えばチヤネル１０を16台持つことが出来、ま
た１台の総括プロセツサ当たり共通制御部６と個
別制御部７の組を例えば最大４台まで持つことが
出来る。チヤネル処理装置２は、総括プロセツサ
５、共通制御部６、個別制御部７を有している。
共通制御部６には第１のマイクロプロセツサ８が
設けられ、個別制御部７には第２のマイクロプロ
セツサ９が設けられている。総括プロセツサ５
は、命令の実行と解読（対CPU）、サブチヤネル
のロード／ストア（対MCU）、IO割込み（対
CPU）などを行うものである。共通制御部６の
第１のマイクロプロセツサ８は、IO命令の解析
と実行、サブチヤネルのロード／ストア、主記憶
装置３との間のデータ転送、CCW（チヤネル指令
語）の読出し、IO割込み等の機能を有している。
個別制御部７の第２のマイクロプロセツサ９は、
主にIOインタフエースのシーケンス制御を行う
機能、IOインタフエースのタグ・イン信号のオ
ン／オフを見てタグ・アウト信号のオン／オフを
行う機能、更にはIOインタフエースのステータ
ス解析を行う機能等を有している。

ところで、第１のマイクロプロセツサ８の走行
中に何らかのハードウエアの障害が発生した場
合、他装置への影響を最小限にすべく、各インタ
フエースを切り離すことは、一般的に行われてい
る。また、複数のチヤネル１０により共通に使用
されるチヤネル処理装置２内の障害の場合、現在
使用中のチヤネル１０に限定されるなら、他チヤ
ネル１０の通常動作に影響を与えないように配慮
することは重要なことである。

従来の障害対策としては次のようなものが知ら
れている。即ち、障害発生時に、第１のマイクロ
プロセツサ８と第２のマイクロプロセツサ９の両
方ともクロツク・ストツプ状態にして、IOイン
タフエースを除く各種のインタフエース（CPU
インタフエース或いは主記憶とのインタフエー
ス）をマイクロプログラム以外の手段で切り離
す。なぜクロツク・ストツプにするかと言うと、
他装置（一般的にはサービス・プロセツサ）を介
入させてこれに障害処理をさせる必要があるから
で、この後に両方のマイクロプロセツサが再起動
され、IOインタフエースを切り離す。

〔解決しようとする問題点〕

しかしながら、他装置介入の場合は、その間は
そのチヤネル処理装置２内の他チヤネルも動作不
可能になると言う欠点がある。

他装置の介入を避けるようにすることも考えら
れるが、この場合に問題になることは、障害発生
時に第１のマイクロプロセツサ８と第２のマイク
ロプロセツサ９の同期処理をどうするかと言うこ
とである。即ち、IOインタフエースを除く各種
インタフエースをマイクロプログラム以外の手段
で切り離すにしても、第１のマイクロプロセツサ
を終結させ、第２のマイクロプロセツサの障害処
理の実行開始を指示する必要がある。

本発明は、このような点に鑑みて創作されたも
のであつて、チヤネル処理装置に障害が発生した
場合、他装置の介入なしに障害処理が行えるよう
になつたチヤネルの障害処理方式を提供すること
を目的としている。

〔問題点を解決するための手段〕

以下、本発明を図面を参照しつつ説明する。第
１図はチヤネル個別の制御情報を格納しておく記
憶手段の構成を示したものである。第１図におい
て、１１は記憶手段を示している。記憶手段１１
には、機番０のチヤネルの制御情報、機番１のチ
ヤネルの制御情報、……、機番Ｆをチヤネルの制
御情報が格納される。個別制御部７では、各チヤ
ネルの制御情報を循環的に記憶手段１１から読出
して更新している。即ち、個別制御部７は、例え
ば＃０サイクルで記憶手段１１内の機番０のチヤ
ネル制御情報を読出し、次のサイクルで判断し、
次のサイクルで書込み、＃１サイクルで記憶手段
１１内の機番１のチヤネル制御情報を読出し、次
のサイクルで判断し、次のサイクルで書込み、
＃Ｆサイクルで記憶手段１１内の機番Ｆのチヤネ
ル制御情報を読出し、次のサイクルで判断し、次
のサイクルで書込み、＃０サイクルで再び記憶手
段１１内の機番０チヤネル制御情報を読出し、次
のサイクルで判断し、次のサイクルで書込みを行
う。

個別制御部７から共通制御部６に処理要求を送
る場合には、個別制御部７は要求信号と要求内容
を各チヤネルの制御情報域に貯えて置く。続い
て、各チヤネルの処理実行時（順番）に共通制御
部６へ要求が発行される。この処理要求は、待ち
行列化される。共通制御部６から個別制御部７に
処理要求を送る場合には、共通制御部７は要求信
号と要求内容を各チヤネルの制御情報域に貯えて
置く。続いて、各チヤネルの処理実行時に（チヤ
ネルの順番）個別制御部７が処理する。

チヤネル個別の制御情報を格納しておく記憶手
段１１内には、チヤネル番号に同期して循環的に
制御する個別制御部７のみが読出し／書込みが出
来る制御レジスタの、共通制御部６及び個別制御
部７の両方から読出し／書込みが出来る制御レジ
スタとがある。便宜上、前者を制御レジスタと呼
び、後者をスタツク・レジスタと呼ぶ。

第２図はスタツク・レジスタの格納されるチヤ
ネル個別の制御情報の一部のフオーマツトを示し
たものである。K0 OPはK0 OPERATIONの略
であり、K0 RQに関する処理実行中であること
を示す。K0 OPをオンにセツトするのは、個別
制御部７である。このときK0 RQをオフにセツ
トする。第１のマイクロプロセツサ８のマイクロ
プログラムの指示により、K0 OPはオフにセツ
トされる。個別制御部７はスタツク・レジスタを
チヤネルの番号順に（そのチヤネル番号のタイミ
ングにおいて）リード／ライト出来る。共通制御
部６は、スタツク・レジスタをチヤネル番号順で
はなく、或るチヤネルの処理を開始するときにリ
ード出来、その処理終了時にライト出来る。

第３図は制御レジスタに格納されるチヤネル個
別の制御情報の一部のフオーマツトを示したもの
である。K0 REQUEST CODEは個別制御部７
からの各種処理要求コードであり、K0 REQは
K0 REQUESTの略であり、各種処理実行要求が
あることを示す。K0 RQやK1 RQは優先順位決
定時にそれぞれオフにセツトされ、同時にK0
OP、K1 OPがそれぞれオンにセツトされる。な
お、スタツク・レジスタ内にも、処理要求コード
及び処理実行要求存在フラグを書き込むことが出
来る。

第４図は個別制御部によつて取り出された各種
処理要求が優先順位決定回路を経由して第１のマ
イクロプロセツサ制御回路にチヤネル番号と共に
処理コードが伝達するまでを示したものである。
第４図において、１２−ｉ（ｉ＝０，１，２……）
は要求レジスタ、１３は優先順位決定回路、１４
は第１のマイクロプロセツサ制御回路をそれぞれ
示している。要求レジスタ１２−０にはK0に属
する要求が格納され、要求レジスタ１２−１には
K1に属する要求が格納され、要求レジスタ１２
−２にはK2に属する要求が格納される。記憶手
段１１のスタツク・レジスタ及び制御レジスタに
格納されている処理要求は、個別制御部７によつ
て要求レジスタに書き込まれる。K0、K1、K2等
は処理要求の大分類を示すものと考えてよい。Ｖ
は要求レジスタに格納されている処理要求が有効
なことを表している。各要求レジスタ１２−０，
１２−１，１２−２，……には、チヤネル番号と
処理要求コードREQ CODEが格納される。要求
レジスタ内のチヤネル機番はその要求が何れのチ
ヤネルに関するものであるかを示している。優先
順位決定回路１３は、第１のマイクロプロセツサ
８によつて選択許可が指定されると、要求レジス
タ１２−０，１２−１，１２−２，……に格納さ
れている処理要求の中から優先順位に従つて１個
を選択し、選択された要求を出力する。優先順位
決定回路１３からの出力は、チヤネル機番と
REQ CODE MODIFIERから構成されている。
REQ CODE MODIFIERは、大分類（Ki）と
REQ CODEよりなるものと考えてよい。優先順
位決定回路１３の出力は、第１のマイクロプロセ
ツサ制御回路１４に入力される。第１のマイクロ
プロセツサ制御回路１４は、第１のマイクロプロ
セツサ８の制御記憶に対するアドレス等を生成す
るものと考えてよい。第１のマイクロプロセツサ
８は処理要求を処理すると、選択許可を優先順位
決定回路１３に与える。

個別制御部７は、機番Ｎ（Ｎ＝０、１、……、
Ｆ）の制御レジスタ及びスタツク・レジスタの内
容を＃Ｎサイクルで読み出し、例えば機番Ｎの制
御レジスタにKi REQUEST CODEとオンのKi
REQ（但し、ｉ＝１、２、……）があると、要求
レジスタ１２−ｉが空であることを条件にして、
Ki REQUEST CODE及びチヤネル番号を要求
レジスタ１２−ｉに書き込み、有効ビツトＶをオ
ンにする。これと同時に、個別制御部７によつて
機番ｉのスタツク・レジスタ内のKi OPがオン
にされ、Ki REQはオフされる。この処理要求
は、第１のマイクロプロセツサ８によつて処理さ
れるが、第１のマイクロプロセツサ８は必要な時
に記憶手段１１に格納されている機番Ｎのチヤネ
ルの制御情報（例えばチヤネルの状態表示やデー
タ・バツフア・ポインタ等）を読み出し、処理が
終了した時に処理結果を記憶手段１１の機番Ｎの
制御情報域に書き込む。これと同時に、機番Ｎの
制御レジスタ内のKi OPはオフされる。同一チ
ヤネルで他の内容の処理要求が発生した場合に
は、そのチヤネルの後から発生した処理は保留さ
れるので、チヤネル番号順に優先順位が決定され
る。また、複数の処理要求が同時に同一のチヤネ
ルで発生した場合には、その種類で優先順位をと
る。例えば、データ・チエイニング時のCCW
FETCH或いはページ・クロスが発生した時のデ
ータ・アドレス変換の処理要求の方が、データ転
送終了時のCSWの作成処理よりも優先的に処理
される。

第５図は第２のマイクロプロセツサ９の１実施
例構成を示す図である。第５図において、１５は
第２のマイクロプロセツサ制御記憶、１６は制御
記憶アドレス・レジスタ、１７はセレクタ、１８
はアドレス保持用のシフトレジスタ、１９は制御
記憶データ・レジスタ、２０はタグアウト・レジ
スタ、２１はタグイン・レジスタ、２２は第２の
マイクロプロセツサ制御回路、２３は書込レジス
タをそれぞれ示している。アドレス・レジスタ１
６は制御記憶１５のアドレスを指定するものであ
る。制御記憶１５からの読出しが行われた後、ア
ドレス・レジスタ１６の内容は更新され、シフト
レジスタ１８の右端に入力される。シフトレジス
タ１８は15個のレジスタ要素を有している。アド
レス・レジスタ１６に格納されているアドレスが
機番Ｎのチヤネルを制御するためのマイクロ・オ
ーダの記憶場所を指定しているとすると、シフト
レジスタ１８の左端のレジスタ要素に格納されて
いるアドレスは機番Ｎ＋１のチヤネルを制御する
ためのマイクロ・オーダの記憶場所を指定してお
り、その次のレジスタ要素に格納されているアド
レスは機番Ｎ＋２のチヤネルを制御するためのマ
イクロ・オーダの記憶場所を指定している。以
下、同様である。シフトレジスタ１８の内容は１
サイクル毎に左方にシフトされることは言うまで
もない。セレクタ１７は、選択指示信号の値に従
つて上側入力又は下側入力の何れか一方を選択
し、選択したアドレスをアドレス・レジスタ１６
に入力する。上側入力にはシフトレジスタ１８の
左端のレジスタ要素が接続されている。制御記憶
１５から読出されたマイクロ・オーダは制御記憶
データ・レジスタ１９に格納される。制御記憶デ
ータ・レジスタ１９の内容によつて、個別制御部
７の各部の制御や記憶手段１１に対するデータ書
込み／読出し等が行われる。第２のマイクロプロ
セツサ制御回路２２は、マイクロプロセツサ８か
らの処理要求を処理するためのマイクロプログラ
ムの先頭アドレスを生成したり、タグイン・レジ
スタ２１の内容に従つて制御記憶アドレスを更新
する等の制御を行うものである。書込レジスタ２
３には記憶手段１１に書込まれるデータがセツト
される。

第６図は本発明による共通制御部及び個別制御
部を障害処理を説明するタイムチヤートである。
第６図において、２４は各種の障害を検出する障
害処理制御部を示す。障害処理制御部２４は共通
制御部６内に存在する。障害処理制御部２４に
は、チヤネル処理装置２の各部に設置されている
エラー検出装置（図示せず）からの検出信号が入
力されている。障害処理制御部２４が時点Ｃで障
害を検出したとすると、障害処理制御部２４は第
１のマイクロプロセツサ８に対して現在行つてい
る処理を中断又は終了すべきことを指示し、これ
と同時に第２のマイクロプロセツサ９に対して障
害発生のあつたことを障害発生通知信号線（図示
せず）を介して通知する。この中断又は終了指示
を受け取ると、第１のマイクロプロセツサ８は、
記憶手段１１を参照して現在の処理がチヤネルに
対する処理が否かを調べ、チヤネルに対する処理
の場合には当該チヤネルの機番（例えばＮ）を記
憶し、現在進行中の処理を中断又は終了する。障
害処理制御部２４は、中断又は終了指示を第１の
マイクロプロセツサ８に指示した後、第１のマイ
クロプロセツサ８に対して障害処理実行開始を指
示し、これと同時にブランチ条件の成立を記憶手
段１１を介して第２のマイクロプロセツサ９に通
知する。障害処理実行開始指示を受け取ると、第
１のマイクロプロセツサ８は、中央処理装置１に
対して機番Ｎのチヤネルに障害が発生したことを
通知する。

第２のマイクロプロセツサ９のマイクロプロセ
ツサ制御回路２２は、障害処理制御部２４からの
障害発生通知を受け取ると、障害処理実行開始ア
ドレスＡを生成すると共に、記憶手段１１の内容
を参照し、第１のマイクロプロセツサ８で障害処
理実行中であるかを調べる。この例では、実行中
の処理要求は機番Ｎのチヤネルに対するものであ
ることから、マイクロプロセツサ制御回路２２
は、機番Ｎに対して割当てられたタイミングで障
害処理実行開始アドレスＡがアドレス・レジスタ
１６に入力されるように、セレクタ１７を制御す
る。この障害処理実行開始アドレスＡによつて指
定される制御記憶１５の内容は、実際にIOイン
タフエースを切り離すマイクロプログラム・ルー
チンの先頭に飛ぶようにブランチ・オーダにして
置く。記憶手段１１内の機番Ｎのチヤネル制御情
報が分岐条件の成立を示していることが判ると、
第２のマイクロプロセツサ９のマイクロプロセツ
サ制御回路２２は、機番Ｎに割当てられた次のタ
イミングでセレクタ１７が上側入力を選択するよ
うに、セレクタ１７を制御する。

〔発明の効果〕

以上の説明から明らかなように、本発明によれ
ば、或るチヤネルの処理を実行しているときにチ
ヤネル処理装置に障害が発生した場合、他のチヤ
ネルに影響を与えることなく且つ他装置の介入な
しに障害処理を行うことができる。

【図面の簡単な説明】

第１図はチヤネル個別の制御情報を格納してお
く記憶手段の構成を示す図、第２図はスタツク・
レジスタに格納されるチヤネル個別の制御情報の
一部のフオーマツトを示す図、第３図は制御レジ
スタに格納されるチヤネル個別の制御情報の一部
のフオーマツトを示す図、第４図は個別制御部に
よつて取り出された各種処理要求が優先順位決定
回路を経由して第１のマイクロプロセツサ制御回
路にチヤネル番号と共に処理コードが伝達するま
でを示した図、第５図は第２のマイクロプロセツ
サの１実施例構成を示す図、第６図は本発明によ
る共通制御部及び個別制御部の障害処理を説明す
るタイムチヤート、第７図は本発明が対象とする
チヤネル処理装置を有する一般的な計算機システ
ムの構成を示す図である。 １……中央処理装置、２……チヤネル処理装
置、３……主記憶装置、４……記憶制御装置、５
……総括プロセツサ、６……共通制御部、７……
個別制御部、８……第１のマイクロプロセツサ、
９……第２のマイクロプロセツサ、１０……チヤ
ネル、１１……記憶手段、１２……要求レジス
タ、１３……優先順位決定回路、１４……第１の
マイクロプロセツサ制御回路、１５……第２のマ
イクロプロセツサの制御記憶、１６……制御記憶
アドレス・レジスタ、１７……セレクタ、１８…
…アドレス保持用のシフトレジスタ、１９……制
御記憶データ・レジスタ、２０……タグアウト・
レジスタ、２１……タグイン・レジスタ、２２…
…第２のマイクロプロセツサ制御回路、２３……
書込みレジスタ、２４……各種の障害を検出する
障害処理制御部。

Claims (1)

1. 【特許請求の範囲】 １ 一般のチヤネル処理装置におけるチヤネルの
   障害処理方式であつて、 複数のチヤネルを共通に制御する第１のマイク
   ロプロセツサ８を含む共通制御部６と、 各チヤネルの処理をチヤネル番号順に循環的に
   且つ個別に制御する第２のマイクロプロセツサ９
   を含む個別制御部７と、 上記共通制御部６から上記個別制御部７へ情報
   を伝達すると共に上記個別制御部７から上記共通
   制御部６へ情報を伝達するための情報伝達手段１
   １と、 個別制御部７によつて情報伝達手段１１から取
   り出された処理要求をチヤネル番号順に且つ要求
   内容毎に実行の優先順位を決定する優先順位決定
   回路１３と を具備し、 一連のチヤネル処理中に、上記第１のマイクロ
   プロセツサ８の処理中の障害発生時、該チヤネル
   処理を中断若しくは終了せしむるまでの間、及び
   引き続き該第１のマイクロプロセツサ８が該障害
   処理を開始するまでの間、第２のマイクロプロセ
   ツサ９の通常の制御アドレスを障害処理実行開始
   アドレスに変換し続けつつ、第２のマイクロプロ
   セツサ９の障害処理実行開始を延期させることを
   特徴とするチヤネルの障害処理方式。