JPS61136159A - シングルチツプマイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は複数の中央処理装置を内蔵した高性能のシング
ルチップマイクロコンピュータに関し、％に同一半導体
基盤上に複数の中央処理装置を備　　　′え各中央処理
装置ごとに内部アドレス・データバスおよびメモリと入
出力インターフェイス等を内蔵し、かつ各中央処理装置
の他の中央処理装置の外部アドレス・データバスへのア
クセスを可能とするバス制御装置を内蔵した高性能のシ
ングルチップマイクロコンピュータに関する。

（従来の技術） 集積回路の集積密度増大に伴い、マイクロコンピユータ
の機能・性能も急速に向上し、様々な周辺回路（人／Ｄ
変換器、タイマ、ＤＭＡ制御回路など）の集積回路化と
相ともなって様々な形態のマイクロコンピュータシステ
ムが構成され、使用されるにいたっている。

しかし、周辺集積回路の制御（Ｉ１０処理）に要求され
る、リアルタイム処理の高度化およびデータ処理量の増
大に伴い、中央処理装置（以下ＣＰＵと略記する）へ要
求される処理能力も飛躍的に増大しており、単一のＣＰ
Ｕでの処理は物理的限界に達しつつある。

例えば、周辺集積回路からの処理要求は、通常割込みの
形態でＣＰＵへ通知され、ＣＰＵは対応したＩ１０処理
・データ処理上行うが、周辺集積回路の増大に伴ない、
割込み数も増大し、ＣＰＵの実行する対応したＺ１０処
理・データ処理量も増大している。ＣＰＵはこれらの処
理をリアルタイムに実行する必要があるが、単一のＣＰ
Ｕで処理する場合、負担が大きすぎるため、リアルタイ
ム性をおる程度犠牲にして処理せざるを得ない状況にあ
る。

リアルタイム性を犠牲にしないためには、ＣＰＵに対す
る負荷金側らかの方法で軽減する必要があるが、従来用
いられている手法として、複数ＣＰＵを用いた分散処理
システムが存在する。

これはＣＰＵの行なう処理を、その機能によって工１０
処理、データ処理等に分割し、各処理に専用ＣＰＵ１割
り当てたシステムを構成することにより、システムの処
理能力を大ｖＬＫ向上したものである。

前記マイクロコンピュータシステムのシステム構成を第
７図に示し、以下同図に基づき説明する。

第７図において、メモリ１は読出し可能なもの、もしく
は読出し、書込みともに可能なもの、または両者の混在
したものとする。（以下メモリと記した場合、前記メモ
リ１と同意味とする）データ処理を行うＣＰｔＪｚは、
自身のアドレス・データバス８ｔ−介し、バス制御装置
４により、アドレス・データバス１０へ結合される。　
。

Ｉ１０処理を行なうＣＰＵ３は、自身のアドレス・デー
タバス９を介して、バス制御装置４によシアドレス・デ
ータバス１０へ結合される。

アドレス・データバス１０には、メモリｌ、Ｉ１０イン
ターフェイス７が接続されている。

ＣＰＵ３はＸ１０インターフエイス７にデータの書込み
、読み出しを行うことにより、外部機器とデータのやり
とυを行う。

第７図に示すマイクロコンピュータシステムにおいては
、ＣＰＵ２　、ＣＰＵ３のプログラムおよびデータはア
ドレス−データバス１０上のメモリ１に格納され、また
Ｘ１０インターフエイス７はアドレス・データバス１０
に接続されているので、命令コードのフェッチ、各糧演
算データのメモリ１に対する読み出し書き込みの際、ま
た、工１０インターフェイス７に対するデータの書き込
み読み出しの際、ＣＰＵ２はメモリＩＫアドレス・デー
タバス１０を介しアクセスし、ＣＰＵ３はメモリｌ。

Ｘ１０インターフエイス７にアドレス・データバス１０
ｔ−介してアクセスする。

しかし、アドレス・データバス１０へは、同時に１つの
ＣＰＵしかアクセスできず、バス制御装置４がＣＰＵ２
．ＣＰＵ３に対しアドレス・データノくス１０を割り当
てている。

いま、ＣＰＵ２がデータ処理を実行中であるとする。こ
のときホールド信号線１３がロウレベル、ホールド信号
線１４がノ）イレペルでＣＰＵ３はホールド状態にある
。

ＣＰＬＪ　２は、データ処理を終了抜工１０処理要求信
号線５、バス切換え要求信号線１１に信号を出力する。

バス制御装置４は、ホールド信号＃！！１３をハイレベ
ルとし、ＣＰＵ２の実行を中断し、アドレス・データバ
スｌＱｔ？ｃＰＵ３のアドレス・データバス９に結合後
ホールド信号線１４をロウレベルとし、ＣＰＵ３’にホ
ールド状態から解除しＣＰＵａを実行させる。

ＣＰＵ３は、工１０処理完了と同時に工１０処理終了通
知信号線６、バス切換え要求信号線１２に信号を出力す
る。

バス制御装置４はホールド信号線１４ｅノ・イレペルに
して、ＣＰＵ３ｅホールド状態にした後アドレス−デー
タバスｌＱｆ、ｃＰＵ２のアドレス・テ−タバス８へ結
合し、ホールド信号線１３をロウレベルとし、ＣＰＵ２
にデータ処理を再開させる。

（発明が解決しようとする問題点） 前記従来のマイクロコンピュータシステムにおいては、
アドレス・データバス８．アドレス・データバス９が１
つのアドレス・データバス１ｏに結合されている丸め、
アドレス・データバス１゜の奪い合いが生じ、ＣＰＵ２
．ＣＰＵ３は同時にプログラムの実行が不可能であり、
ＣＰＵ３が工１０処理実行中は、ＣＰＬＩ２のデータ処
理の実行が停止するため、コンピュータシステムの処理
能力が著しく低下するという問題点があった。

そこで本発明は、同一半導体基盤上に複数のＣＰＵｆｃ
集積し、各ＣＰＵが自身の内部アドレスリデータバスを
介し、常時高速にアクセス可能な内部メモリ、内部■１
０インターフェイスを集積することにより処理能力、経
済性の大巾向上を実現し、また、各ＣＰＵが常時外部メ
モリ、外部工１０インターフェイスにアクセスで弯るこ
とを可能とするため、各ＣＰＵに対応して外部アドレス
・データバスを持たせるよう複数のアドレス・データバ
スを集積し、ＣＰＵが外部ハードウェア資源へアクセス
する時バス競合を起こさせず、処理能力の大巾向上を実
現し、各ＣＰＵがＣＰＵ間の同期処理１通信処理を行う
際、他ＣＰＵの外部ハードウェア資源への高速なアクセ
スを可能とするバス制御装置を内蔵すること（より、バ
ス競合による処理能力低下全最低限度に抑制し、従来の
マイクロコンピータシステムの所有していた単一〇ＰＵ
において負担増のため生じるリアルタイム性の低下、複
数ＣＰＵｔ−用いたマイクロコンピュータシステムにお
けるバス競合による処理能力低下等の問題点を激減した
シングルチップマイクロコンピュータを提供するもので
ある。

（問題点全解決するための手段） 本発明の装置は、１個の半導体基盤上に複数の中央処理
装置を集積したシングルチップマイクロコンピータにお
いて、前記複数の中央処理装置　　　　　　ｉのそれぞ
れに対応し友内部メモリと、前記複数の中央処理装置の
それぞれに対応した内部入出力インターフェイス装置と
、前記内部メモリおよび前記内部入出力インターフェイ
ス装置にアクセスする前記複数の中央処理装置のそれぞ
れに専用の内部アドレス・データバスと、外部メモリお
よび外部入出力インターフェイス装置にアクセスする前
記複数の中央処理装置に対応するアドレス・データバス
と、前記複数の中央処理装置のなかの任意の１つの中央
処理装置をして残りの他の中央処理装置の前記アドレス
・データバスへ所定のアドレス領域を指定してアクセス
せしめるバス制御手段とを含んで前記１個の半導体基板
上に集積して構成される。

（実施例） 以下、本発明の一実施例〈ついて図面を参照して説明す
る。

第１図は、本発明の一実施例を示すブロック図である。

ＣＰＵ１００は内部アドレス・データバス１１４を介し
て内部メモＩＪ１０３．内部工１０インターフェイス１
０４にアクセスする。また、ＣＰＵ１００は。

バス制御装置１０２によって結合された内部アドレス・
データバス１１４．　内部アドレスｅデータバス１２１
を介し、バッファ１１１で結合された外部アドレス・デ
ータバス１１３ｔ−介して外部メモリ１０５゜外部■１
０インターフェイス１０６にアクセスする。

同様に、ＣＰＵ１０１は内部アドレス・データバス１２
０を介して内部メモリ１０９．内部Ｉ１０インターフェ
イス１１０にアクセスする。またＣＰＵｌ０Ｉはバス制
御装置１０２によって結合された内部アドレス・データ
バス１２０．内部アドレス舎データバス１２２を介し、
バッファ１１２で結合された外部アドレス・データバス
１１７を介して外部メモリ１０７゜外部Ｉ１０インター
フェイス１０８にアクセスする。

バス制御装置１０２は内部アドレス・データバス１１４
、内部アドレス壷データバス１２０ｔ−内部アドレス・
データバス１２１または内部アドレス舎データバス１２
２へ結合する。バス制御装置１０２はホールド信号線１
１５．ホールド信号ｍｘｘ９ｔハイレベルとし、各々Ｃ
ＰＵ１００　、ＣＰＵｌ０Ｉをホールド状態に制御する
機能を有する。

レジスタ書込み信号線１１６．１１８は、各々ＣＰＵ１
００　、ＣＰＵｌ０Ｉがバス制御装置１０２内のアドレ
スレジスタにデータを書込む時ハイレベルにする。

内部ハードウェア資源アクセス信号、１１１２３．１２
４は、各々ＣＰＵ１００　、ＣＰＵｌ０Ｉが内部ハード
ウェア資源（ＣＰＵ１００に対し内部メモｌ７１０３．
内部Ｉ１０インターフェイス１０４　；　ＣＰＵｌ０Ｉ
に対し内部メモＩＪ１０９．内部１１０インターフェイ
ス１１０）にアクセスする時ハイレベルにする。

次に、バス制御装置１０２の構成を第２図に基づき説明
する。

バス制御装置１０２はパススイッチ信号発生部２００お
よび２０１とパススイッチ付きアービタ２０２とから構
成される。

パススイッチ信号発生部２００，２０１は各々内蔵して
いるアドレスレジスタの値に基づき、内部アドレス拳デ
ータバス１１４　ｔｌ−内部アドレス・データベス１２
２へ、内部アドレス・データバス１２Ｑ　ｔ−内部アド
レス・データバス１２１へ切換えるかどうか判別し、バ
ス切換えを行う場合は内部アドレス・データバス１１４
に対してはバス切換え要求信号線２０１ハイレベルにす
る。また、内部アドレス・データバス１２０に対しては
、バス切換え要求信号線２０６ｔ−ハイレベルにする。

パススイッチ信号発生部２００，２０１内のアドレスレ
ジスタは各々ＣＰＵ１００．ＣＰＵ１０１の命令で書変
えられ、その時ＣＰＵＩ　００　、　ＣＰＵＩ　０１は
各々レジスタ書込み信号線１１６．１１８ｔ−ハイレベ
ルにする。

パススイッチ付きアービタ２０２はバス切換え要求信号
線２０５　、２０６　Ｋ従いバス切換えと同時に内部ハ
ードウェア資源アクセス信号線１２３，１２４のレベル
に従いＣＰＵ１００　、ＣＰＵ１０１ｔ−ホールド状態
にする機能を有する。バス制御装置１０２はＣＰＵ１０
０の内部アドレス・データバス１１４　、ＣＰＵｌ０Ｉ
の内部アドレス・データバス１２０ｔ−内部アドレス・
データバス１２１または内部アドレス・データバス１２
２へ結合するが、そのときのパス競合の様子金第３図に
まとめて示す。

ＣＰＵ１００　、ＣＰＵｌ０Ｉが点線で囲まれた領域３
００で示されるバスアクセスを行っているとき、ＣＰＵ
１００　、ＣＰＵｌ０Ｉの少くとも一方は自身の内部ア
ドレス・データバス金アクセスしており、パスの競合は
起らない。

ＣＰＵ１００　、ＣＰＵｌ０Ｉが点線で囲まれた領域３
０１で示されるバスアクセスを行っている時、各ＣＰＵ
は自身の外部アドレス・データバスにアクセスしている
。よって、バス競合は起らない。

ＣＰＵ１００　、ＣＰＵｌ０Ｉが点線で囲まれた領域３
０２で示されるバスアクセスを行っている時、バスアク
セスが１つの外部アドレス・データバスへ集中するため
、バスの競合が起る。この時、バス制御装置１０２は一
方のＣＰＵ　ｔ−ホールド状態にするため、オーバヘッ
ドが生じる。

ＣＰＵ１００　、ＣＰＵｌ０Ｉが点線で囲まれた領域３
０３で示されるバスアクセスを行っている時、各ＣＰＵ
は各々他ＣＰＵの外部アドレス・データバスへアクセス
しておシ、パス競合は起らない。

上記記述で述べ念ように、本実施例のシングルチップマ
イクロコンピュータにおいては、バス競合が起るのは各
ＣＰＵが同一外部アドレス・データバスへアクセスし九
時のみで、他の場合には起らない。

しかも、各ＣＰＵが同一外部アドレス・データバスにア
クセスするのは、通常各ＣＰＵ間で同期処理。

通信処理が行われる時であるが、マルチＣＰＵシステム
においては通常各ＣＰＵは実行時間のほとんどを他の処
理に費す。

従がって、本実施例のシングルチップマイクロコンピュ
ータにおいては、コンピュータシステムの処理能力が大
懺に向上している。

次に、第４図に基づきパススイッチ付きアービタ２０２
のより詳細な構成、動作を述べる。

パススイッチ付きアービタ２０２はパススイッチ４００
および４０１と、アービタ制御部４０２とから構成され
ている。

バス切換え信号線４０３および４０４、バス切換え要求
信号線２０５および２０６がロウレベルで内部アドレス
・データバス２０３が内部アドレス・データバス１２１
へ、内部アドレスもデータバス２０４が内部アドレス・
データバス１２２へ結合されているとする。

バス切換え要求信号２０５がハイレベルになると。

アービタ制御部４０２は内部ハードウェア資源アクセス
信号線１２４がロウレベルの時、ホールド信号線１１９
ｆｅハイレベルにし、ＣＰＵ１０１ｔ−ホー”ド状態に
すると同時にバス切換え信号線４０３ヲハイレベルとし
、内部アドレス・データバス２０３ｔ−内部アドレス−
データバス４０５へ結合する。内部アドレス・データバ
ス４０５は内部アドレス−データバス１２２と結合して
おり、したがって内部アドレス−データバス２０３は内
部アドレス・データバス１２２に結合されている。よっ
てＣＰＵ１００は内部アドレス・データバス１２２全通
して外部アドレス・データバス１１７上のハードウェア
資源にアクセスする。

その後、バス切換え要求信号線２０５がロウレベルにな
ると、アービタ制御部４０２はホールド信号線１１９を
ロウレベルとし、ＣＰＵ１０１ｔ−実行状態にすると同
時にバス切換え信号線４０３ｔ−ロウレベルとし内部ア
ドレス・データバス２０３　’ｉ内部アドレス・データ
バス１２１へ結合する。

前記初期状態において、内部ハードウェア資源アクセス
信号線１２４がハイレベルの場合、アービタ制御部４０
２はホールド信号線１１９の操作は行わず、バス切換え
のみ行う。

バス切換え要求信号線２０６がハイレベルとなった時も
同様である。

バス切換え要求信号線２０５，２０６が同時にハイレベ
ルとなる場合、アービタ制御部４０２はバス切換え信号
線４０３．４０４　ｔ−同時にハイレベルとし、内部ア
ドレス・データバス２０３ｔ’内（ｇアドレス・データ
バス４０５へ、内部アドレス・データバス２０４を内部
アドレス・データバス４０６へ結合する。内部アドレス
・データバス４０５，４０６はそれぞれ内部アドレスレ
ジスタバス１２２，１２１へ結合されてイルノで、内部
アドレス・データバス２０３．２０４は各々内部アドレ
ス争データバス１２２，１２１へ結合される。

次に、バススイッチ信号発生部２００，２０１は同一と
し、バススイッチ信号発生部２００により詳細な構成お
よび動作を述べる。

バススイッチ信号発生部２００はその内部のアドレスレ
ジスタで指定されたアドレス領域ｔ−ｃＰＵ１００がア
クセスする時、対応したＣＰＵｌ０Ｉのアドレス領域へ
ＣＰＵ１００が自動的にアクセスするよう、バス切換え
要求信号線２０５ｔ”’イレペルとする。

例えば、第５図においてＣＰＵ１００のアドレス空間５
０２のアドレス領域５０３ｔ−ＣＰＵ１００がアクセス
する時、バス切換え要求信号線２０５が）・イレベルに
なるようにパススイッチ信号発生部２００内のアドレス
レジスタにデータがセットされていると、バススイッチ
付アービタ２０２は、ＣＰＵ１００がアドレス領域５０
３をアクセスする時、矢印５０４で示される対応したＣ
ＰＵｌ０Ｉのアドレス領域５０５全アクセスするよう、
バスの切換えを行う。

以下、第６図のバススイッチ信号発生部のブロック図を
参照して説明する。

第６図において、アドレス比較器６０１はアドレスレジ
スタ６０３の値と内部アドレス・データバス１１４ノア
ドレス値とを比較し、このアドレス値がアドレスレジス
タ６０３の値より小さくなければ信号線６０５ｔｌ−ハ
イレベルとする。信号線６０５はアドレス比較器６０２
の入力信号線でもある。アドレス比較器６０２は同様に
アドレスレジスタ６０４の値と内部アドレス・データバ
ス１１４のアドレス値とを比較し、アドレス値がアドレ
スレジスタ６０４の値より大きくなければ、信号線６０
５がハイレベルの時のみバス切換え要求信号＋１ｌｉ１
２０５　’ｉハイレベルとする。他の場合、バス切換え
要求信号線２０５はロウレベルとなる。

したがって、内部アドレス・データバス１１４上のアド
レス値がアドレスレジスタ６０３とアドレスレジスタ６
０４で与えられる値の範囲内にある時のみバス切換え要
求信号線２０５がハイレベルとなシ、その結果バススイ
ッチ付きアービタ２０２によるバス切換えが起る。

このとき、バススイッチ付きアービタ２０２はホールド
信号線１１９をハイレベルにしてＣＰＵＩＯＩをホール
ド状態にすると同時に内部アドレス・データバス２０３
ｔｌ−内部アドレス・データバス１２２へ結合しＣＰＵ
１００は外部アドレス：データバス１１７上のハードウ
ェア資源にアクセスする。

前記状態上ＣＰＵ１００　、ＣＰＵ１０１のアドレス空
間図によって第５図に示した。

第５図はＣＰＵ１０１のアドレス空間図５０１とＣＰＵ
１００のアドレス空間図５０２とを図示しており、アド
レス空間図５０２において斜線で示されたアドレス領域
５０３がアドレスレジスタ６０３とアドレスレジスタ６
０４とによシ指定されたアドレス領域である。ここでア
ドレスレジスタ６０３の値はアドレス領域５０３の下限
アドレス、アドレスレジスタ６０４の値はアドレス領域
５０３の上限アドレスである。

ＣＰＵ１００が前記アドレス領域５０３にアクセスする
際、対応するＣＰＵ１０１のアドレスレジスタ５Ｑ５へ
矢印５０４で示されるように自動的にアクセスが行われ
る。

アドレスレジスタ６０３．アドレスレジスタ６０４には
、ＣＰＵ１００の命令によりデータを書込むことができ
、このときレジスタ書込み信号＋ｉ　１１６　ｔ−ノ・
イレベルとする。

ＣＰＵ１００はアドレスレジスタ６０３．アドレスレジ
スタ６０４で指定されたアドレス領域５０３に対し、Ｃ
ＰＵｌ０Ｉの対応したアドレス領域５０５ヘアクセスで
きる。

上記実施例においては、単一アドレス領域のみを考え九
が、第６図に示す回路を、内部アドレス・データバス１
１４に対し複数個設置することによシ、複数個の任意の
アドレス領域において前述した自動バス切換えを容易に
実現できる。また、バススイッチ信号発生部２００．２
０１を同一のシステム構成と考えたが異っていても良い
。

次に、具体的に第１図および第３図に基づき本実施例の
動作を説明する。

ＣＰｔＪｌｏｏ、ＣＰＵｌ０Ｉが各々自身の外部アドレ
ス・データバス１１３．１１７へアクセスしている時、
内部アドレス−データバス１１４は内部アドレス争デー
タバス１２１へ、内部アドレス・データバス１２０は内
部アドレス・データバス１２２ヘバス制御装置１０２に
より結合されておシ、ホールド信号［１１５゜１１９が
ロウレベル、バス制御装置１０２内アドレスレジスタへ
の書込み信号線１１６，１１８がロウレベルである。内
部ハードウェア資源アクセス信号線１２３，１２４もと
もにロウレベルである。このときＣＰＵ１００は外部ア
ドレス・データバス１１３　を介して外部メモ１Ｊ１０
５．外部工１０インターフェイス１０６ヘアクセスを行
い、ＣＰＵｌ０Ｉは外部アドレス拳データバス１１７を
介して外部メモリ１０７゜外部工１０インターフェイス
１０８へアクセスを行う。よってバス競合は生じない。

このとき、コンピュータシステムは第３図の点線で囲ま
れた領域３０１で示されるバスアクセスを行っている。

前記状態において、ＣＰＵ１００がバス制御装置１０２
内のアドレスレジスタで指定されるアドレス領域をアク
セスすると、バス制御装置１０２はホールド信号ｌｌ１
３１１１９をハイレベルとし、ＣＰＵｌ０Ｉをホールド
状態にすると同時に、内部アドレス・データバス１１４
ｔ−内部アドレス・データバス１２２へ結合し、ＣＰＵ
１００　、ＣＰＵｌ０Ｉは第３図の点線で囲まれた領域
３０２で示されるバスアクセスヲ行つ。

この状態でＣＰＵ　１００は外部アドレス・データバス
１１７上のハードウェア資源く対しアクセスを行う。

このとき、内部アドレス−データバス１２２の奪い合い
がＣＰＵ１００　、ＣＰＵ１０１の間で起シ、ＣＰＵ１
０１がホールド状態となるためオーバヘッドが生じるが
、バス制御装置１０２は高速にバス金切換えるので、バ
ス切換えによるオーバヘッドはない。

次に、ＣＰＵ１００がバス制御装置１０２内のアドレス
レジスタで指定されたアドレス領域へのアクセスを終了
すると、バス制御装置　１０２はホールド信号線１１９
をロウレベルとし、ＣＰＵ１０［−実行状態にすると同
時に内部アドレス・データバス１１４ヲ内部アドレス・
データバス１２１へ結合し、　ＣＰＵ１００　、ＣＰＵ
ｌ０Ｉは第３図の点線で囲まれた領域３０１で示される
バスアクセスを行う。よってこの時バス競合は起らない
。

初期状態において、ＣＰＵ１００が自身の外部アドレス
・データバス１１３ヘアクセスＬ、ＣＰ［Ｊ１０１が自
身の内部アドレス・データバス１２０ヘアクセスする場
合、ＣＰＵｌ０Ｉは内部ハードウェア資源アクセス信号
ｉ　１２４　ｔハイレベルとし、内部ハードウェア資源
にアクセスを行っており、バス競合が起らないため、バ
ス制御装置１０２はバス切換えのみ行ってホールド信号
線の操作は行わない。

上記記述はＣＰＵ１０１がバス制御装置１０２内のアド
レスレジスタで指定されるアドレス領域をアクセスする
時も同様に成立する。

また、上記実施例においては、バス競合が起る場合内部
アドレス・データバス１２２にはＣＰＵ１００のアクセ
スが、内部アドレス番データバス１２１にはＣＰ（ＪＩ
ＯＩのアクセスが優先されるとしたが、優先順位を逆転
させ、内部アドレス・データバス１２２へはＣＰＵ１０
１のアクセスを、内部アドレス・データバス１２１へは
ＣＰＵ　１００のアクセスを優先させる場合も考えられ
る。その場合は、前記記述においてバス競合が起る場合
、ホールド状態になるＣＰＵが入れ変るのみで、他の記
述部分は変化しない。

ＣＰＵ１００　、ＣＰＵｌ０Ｉが同時にバス制御装置１
α２内のアドレスレジスタで指定されるアドレス領域を
アクセスする場合は、ＣＰＵ１００　、ＣＰＵ１０１ｕ
第３図の点線で囲まれた領域３０３で示されるバスアク
セスを行う。バス制御装置１０２は、内部アドレス・ｆ
−タハ７．１１４　を内部アドレス嗜データバス１２２
へ結合すると同時に、内部アドレス・データバス１２０
ｔ−内部アドレス・データバス１２１へ結合してｃＰＵ
ｌｏｏ　、ＣＰＵｌ０Ｉは各々外部７トＬ／ス・データ
バス１１７および１１３ヘアクセスを行うため、バス競
合は起らない。その後、ＣＰＵ１００が自身の内部アド
レス・データバス１１４ヘアクセ、ｃ１行う時ｃＰＵ１
００　、ＣＰＵｌ０Ｉ　ｈｇ３図ｏ、ｔｉｕｓで囲まれ
た領域３００で示されるバスアクセス全行うため、バス
競合は起らない。

以上のように本実施例ではバス競合による処理能力低下
を大幅に防止することができる。

（発明の効果） 以上述べたように、本発明には複数のＣＰＵｔ−内蔵し
、各々独立に内部アドレス・データバス、外部アドレス
・データバス全所有することによシ、バスの奪い合いに
よるオーバヘッドが生じず処理能力を著しく向上できる
という効果がある。

また、各ＣＰＵが他ＣＰＵの外部ハードウェア資源にア
クセスできるよう、高速にバス切換えを行うバス制御装
置全内蔵しているので、複数のＣＰＵが同時に同一の外
部アドレス・データバスをアクセスした時のみバス競合
が起シ、ホールド状態となるＣＰＵが現れるが、その他
の場合バス競合は起らず処理能労金大幅に向上できると
いう効果がある。

さらにＣＰＵが命令で設定できるレジスタで決る、任意
のアドレス領域にアクセスすると、バス制御装置が自動
的に他ＣＰＵの外部アドレス・データバスにＣＰＵのア
ドレス・データバスを結合するので、バス切換え金行う
命令を実行する必要がなく、ソフトウェアのオーバヘッ
ドが大幅に減少することができ、また、バス切換えを行
うアドレス領域の指定が柔軟であるため、システム構成
が容易であるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
パス制御装置のブロック図、第３図はバスアクセス状態
金示す図、第４図はバススイッチ付きアービタのブロッ
ク図、第５図はＣＰＵのアドレス空間図、第６図はバス
スイッチ信号発生部のブロック図、１ＩＸ７図は従来の
マイクロコンピュータシステムのブロック図である。 １・・・・・・メモリ、２・・・・・・ＣＰＵ、３・旧
・・ＣＰＵ、　　４・・・・・・バス制御装置、５・・
・・・・１１０処理要求信号線、６・・・・・・１１０
処理終了通知信号線、７・・・・・・１／。 インターフェイス、８，９．１０・・・・・・アドレス
・データバス、１１．１２・・・・・・バス切換え要求
信号線、１２．１４・・・・・・ホールド信号線、ｉｏ
ｏ、ｉｏｉ・旧・・ＣＰＵ１１０２・・・・・・パス制
御装置、１０３，１０９・・・・・・内部メモリ、１０
４，１１０・・・・・・内部Ｉ１０インターフェイス、
１０５，１０７−・−・−・外部メモリ、１０６，１０
８・・・・・・外部工１０インターフェイス、１１１，
１１２・・・・・・バッファ、１１３，１１７・・・・
・・外部アドレス・データバス、１１４，１２０，１２
１．１２２・・・・・・内部アドレス昏データバス、１
１５，１１９・・・・・・ホールド信号線、１１６，１
１８・・・・・・レジスタ書込み信号線、１２３，１２
４・・・・・・内部ハードウェア資源アクセス信号線、
２００゜２０１・・・・・・バススイッチ信号発生部、
２０２・・・・・・バススイッチ付きアービタ、２０３
，２０４・・・・・・内部アドレス・データバス、２０
５，２０６・・・・・・バス切換先要求信号線、３００
，３０１，３０２．３０３・・・・・・バスアクセス状
態を示す領域％４００，４０１・・・・・・バススイッ
チ、４０２・・・・・・アービタ制御部、４０３，４０
４・・・・・・バス切換え信号ｄ、４０５，４０６・・
・・・・内部アドレス・データバス、５０１．５０２・
・・・・・アドレス空間図、５０３゜５０５・・・・・
・アドレス領域、６０１，６０２・・・・・・アドレス
比較器、６０３，６０４・・・・・・アドレスレジスタ
、６０５・・・・・・信号線。 代理人　弁理士　　内　原　　　晋・−０峯ｊ回 隼２圀 （：ｐＵｉｔ）／ 事３回

Claims (1)

1. 【特許請求の範囲】 １個の半導体基盤上に複数の中央処理装置を集積したシ
   ングルチップマイクロコンピュータにおいて、 前記複数の中央処理装置のそれぞれに対応した内部メモ
   リと、 前記複数の中央処理装置のそれぞれに対応した内部入出
   力インターフェイス装置と、 前記内部メモリおよび前記内部入出力インターフェイス
   装置にアクセスする前記複数の中央処理装置のそれぞれ
   に専用の内部アドレス・データバスと、 外部メモリおよび外部入出力インターフェイス装置にア
   クセスする前記複数の中央処理装置に対応するアドレス
   ・データバスと、 前記複数の中央処理装置のなかの任意の１つの中央処理
   装置をして残りの他の中央処理装置の前記アドレス・デ
   ータバスへ所定のアドレス領域を指定してアクセスせし
   めるバス制御手段とを含んで前記１個の半導体基板上に
   集積したことを特徴とするシングルチップマイクロコン
   ピュータ。