JPH02230594A - リフレッシュ制御回路 - Google Patents
リフレッシュ制御回路Info
- Publication number
- JPH02230594A JPH02230594A JP1051154A JP5115489A JPH02230594A JP H02230594 A JPH02230594 A JP H02230594A JP 1051154 A JP1051154 A JP 1051154A JP 5115489 A JP5115489 A JP 5115489A JP H02230594 A JPH02230594 A JP H02230594A
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- JP
- Japan
- Prior art keywords
- refresh
- address
- bus
- register
- refresh operation
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ダイナミックランダムアクセスメモリを使用
するパーソナルコンピュータ等の制御装置において、ダ
イナミックランダムアクセスメモリをＲＡＳ ＯＮＬ
Ｙリフレッシュする場合のリフレッシュアトレスを与え
るためのリフレッシュ制御回路に関する。
するパーソナルコンピュータ等の制御装置において、ダ
イナミックランダムアクセスメモリをＲＡＳ ＯＮＬ
Ｙリフレッシュする場合のリフレッシュアトレスを与え
るためのリフレッシュ制御回路に関する。
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、
内部の電荷によって情報を記憶するものであるため、放
電によって失われる電荷をリフレッシュと呼ばれる再チ
ャージ動作によって補って情報の消失を防いでいる。こ
のリフレッシュ動作は、ＤＲＡＭのマトリックスを列単
位にアクセスするＲＡＳ ＯＮＬＹリフレッシュ方式
が一般的に使用されている。この時、タイマによって一
定の時間間隔でＤＲＡＭにアクセスし、リフレッシュを
行なうアドレスを示すリフレッシュカウンタの内容によ
って中央処理装置（ＣＰＵ）や入出力装置（Ｉ．／Ｏ装
置）がメモリアクセスするタイミンクと衝突しないよう
にＤＲＡＭをアクセスしている。
内部の電荷によって情報を記憶するものであるため、放
電によって失われる電荷をリフレッシュと呼ばれる再チ
ャージ動作によって補って情報の消失を防いでいる。こ
のリフレッシュ動作は、ＤＲＡＭのマトリックスを列単
位にアクセスするＲＡＳ ＯＮＬＹリフレッシュ方式
が一般的に使用されている。この時、タイマによって一
定の時間間隔でＤＲＡＭにアクセスし、リフレッシュを
行なうアドレスを示すリフレッシュカウンタの内容によ
って中央処理装置（ＣＰＵ）や入出力装置（Ｉ．／Ｏ装
置）がメモリアクセスするタイミンクと衝突しないよう
にＤＲＡＭをアクセスしている。
」二述のように、従来は他にメモリをアクセスしようと
するＣＰＵやＩ／Ｏ装置等のメモリアクセス権を調整し
なからリフレッシュ制御回路かメモリの使用権を確保し
てリフレッシュを行なわなければならない。この場合、
リフレッシュ制御回路は簡単なタイマとカウンタとで構
成されているため、タイマによって駆動されるタイミン
グ間隔内にメモリ使用権を確保してリフレッシュ動作を
実行しないと、このカウンタが次のタイマの出力によっ
てカウントアップされ、このためリフレッシュすべきア
ドレスが失われてしまって情報の消失をまねくという欠
点かある。このため、一般にリフレッシュ制御回路のメ
モリ使用権の優先順位を高く設定し、確実にメモリ使用
権を獲得できるようにする必要があり、また他のＣＰＵ
またはＩ／Ｏ装置が連続してリフレッシュ間隔を越える
ような長時間のメモリの専有かてきない。
するＣＰＵやＩ／Ｏ装置等のメモリアクセス権を調整し
なからリフレッシュ制御回路かメモリの使用権を確保し
てリフレッシュを行なわなければならない。この場合、
リフレッシュ制御回路は簡単なタイマとカウンタとで構
成されているため、タイマによって駆動されるタイミン
グ間隔内にメモリ使用権を確保してリフレッシュ動作を
実行しないと、このカウンタが次のタイマの出力によっ
てカウントアップされ、このためリフレッシュすべきア
ドレスが失われてしまって情報の消失をまねくという欠
点かある。このため、一般にリフレッシュ制御回路のメ
モリ使用権の優先順位を高く設定し、確実にメモリ使用
権を獲得できるようにする必要があり、また他のＣＰＵ
またはＩ／Ｏ装置が連続してリフレッシュ間隔を越える
ような長時間のメモリの専有かてきない。
本発明のリフレッシュ制御回路は、一定時間毎に駆動さ
れてバス使用権を得てタイナミツクランタムアクセスメ
モリのリフレッシュを行なうリフレッシュ回路において
、リフレッシュずべきリフレッシュア１−レスをＦＩＦ
Ｏレジスタに書込んで記憶しておくことにより、リフレ
ッシュを行なうべき一定間隔内にハス使用権が確保てき
なくてもリフレッシュア１〜レスか失われないようにす
ることによって、タイナミックランタムアクセスメモリ
の記憶内容を保持して瞬間的なハスネックを解消するよ
うにしたものである。
れてバス使用権を得てタイナミツクランタムアクセスメ
モリのリフレッシュを行なうリフレッシュ回路において
、リフレッシュずべきリフレッシュア１−レスをＦＩＦ
Ｏレジスタに書込んで記憶しておくことにより、リフレ
ッシュを行なうべき一定間隔内にハス使用権が確保てき
なくてもリフレッシュア１〜レスか失われないようにす
ることによって、タイナミックランタムアクセスメモリ
の記憶内容を保持して瞬間的なハスネックを解消するよ
うにしたものである。
すなわち、本発明のリフレッシュ制御回路は、一定時間
間隔毎にリフレッシュ動作を行うことを指示するタイミ
ンクパルスを出力するタイマ回路と、前記タイミンクパ
ルスを入力してカウントアップすると同時にカウントア
ップ前のデータをファース１〜インクァーストアウＩ−
レシスタに書込むリフレッシュカウンタと、前記テータ
を入力してメモリ使用権調停器に対してバス使用権を要
求し前記メモリ使用権調停器がバス使用権を獲得したと
きリフレッシュアドレスを読出してアドレスハスに出力
する前記ファース１・インファース１〜アウ１〜レジス
タとを備えている。
間隔毎にリフレッシュ動作を行うことを指示するタイミ
ンクパルスを出力するタイマ回路と、前記タイミンクパ
ルスを入力してカウントアップすると同時にカウントア
ップ前のデータをファース１〜インクァーストアウＩ−
レシスタに書込むリフレッシュカウンタと、前記テータ
を入力してメモリ使用権調停器に対してバス使用権を要
求し前記メモリ使用権調停器がバス使用権を獲得したと
きリフレッシュアドレスを読出してアドレスハスに出力
する前記ファース１・インファース１〜アウ１〜レジス
タとを備えている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、タイマ回路１は、一定間隔（一ｉには
１６μｓ程度）毎にリフレッシュ動作を行なうことを指
示ずるタイミングパルスを発生して出力する。リフレッ
シュカウンタ２は、このタイミングパルスによってカウ
ン１ヘアッフ゜ずると同時に、カウン｝〜アップ前のデ
ータをファーストインファース１〜アウＩ・レジスタ（
Ｆ Ｉ ＦＯレジスタ３）に書込む。データをＦＩＦＯ
レシスタ３に書込むと、アウトプットレディ信号（ＯＲ
信号〉１３がハイレベルとなってメモリ使用権調停器４
に対してバス使用権を要求する。バス使用権を獲得する
と、メモリ使用権調停器４は、ＦＩＦＯレシスタ３のＳ
Ｏ端子に信号を返し、リフレッシュすべきアドレス（リ
フレッシュアトレス）を読出す。
１６μｓ程度）毎にリフレッシュ動作を行なうことを指
示ずるタイミングパルスを発生して出力する。リフレッ
シュカウンタ２は、このタイミングパルスによってカウ
ン１ヘアッフ゜ずると同時に、カウン｝〜アップ前のデ
ータをファーストインファース１〜アウＩ・レジスタ（
Ｆ Ｉ ＦＯレジスタ３）に書込む。データをＦＩＦＯ
レシスタ３に書込むと、アウトプットレディ信号（ＯＲ
信号〉１３がハイレベルとなってメモリ使用権調停器４
に対してバス使用権を要求する。バス使用権を獲得する
と、メモリ使用権調停器４は、ＦＩＦＯレシスタ３のＳ
Ｏ端子に信号を返し、リフレッシュすべきアドレス（リ
フレッシュアトレス）を読出す。
この読出したアトレスの内容をア１〜レスバス１１−に
出力してリフレッシュ動作を実行ずる。
出力してリフレッシュ動作を実行ずる。
以上説明したように、本発明のリフレッシュ制御回路は
、一定の間隔で必ず行なう必要のあったリフレッシュ動
作を、ＦＩＦＯレジスタを付加してリフレッシュアｌ’
レスを一旦記憶しておくことにより、ＣＰＵやＩ／Ｏ装
置がリフレッシュのための所定の間隔以」二の長い間メ
モリを使用したとき、それまて実行できなかったリフレ
ッシュ動作を、バス使用権を獲得してから実行すること
ができるため、リフレッシュ動作の脱落を防止すること
がてきるという効果があり、また、メモリの使用率は低
いか、瞬間的にはリフレッシュ動作の所定の間隔以上の
長時間に亘ってメモリを使用し続けるＩ／Ｏ装置も接続
できるという効果もある。
、一定の間隔で必ず行なう必要のあったリフレッシュ動
作を、ＦＩＦＯレジスタを付加してリフレッシュアｌ’
レスを一旦記憶しておくことにより、ＣＰＵやＩ／Ｏ装
置がリフレッシュのための所定の間隔以」二の長い間メ
モリを使用したとき、それまて実行できなかったリフレ
ッシュ動作を、バス使用権を獲得してから実行すること
ができるため、リフレッシュ動作の脱落を防止すること
がてきるという効果があり、また、メモリの使用率は低
いか、瞬間的にはリフレッシュ動作の所定の間隔以上の
長時間に亘ってメモリを使用し続けるＩ／Ｏ装置も接続
できるという効果もある。
第１図は本発明の一実施例を示すブロック図である。
１・・・タイマカウンタ、２・・・リフレッシュアドレ
スカウンタ、３・・・ＦＩＦ○レジスタ、４・・・メモ
リ使用権調停器、５・・・バスドライバ。
スカウンタ、３・・・ＦＩＦ○レジスタ、４・・・メモ
リ使用権調停器、５・・・バスドライバ。
Claims (1)
- 一定時間間隔毎にリフレッシュ動作を行うことを指示す
るタイミングパルスを出力するタイマ回路と、前記タイ
ミングパルスを入力してカウントアップすると同時にカ
ウントアップ前のデータをファーストインファーストア
ウトレジスタに書込むリフレッシュカウンタと、前記デ
ータを入力してメモリ使用権調停器に対してバス使用権
を要求し前記メモリ使用権調停器がバス使用権を獲得し
たときリフレッシュアドレスを読出してアドレスバスに
出力する前記ファーストインファーストアウトレジスタ
とを備えることを特徴とするリフレッシュ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051154A JPH02230594A (ja) | 1989-03-02 | 1989-03-02 | リフレッシュ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051154A JPH02230594A (ja) | 1989-03-02 | 1989-03-02 | リフレッシュ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02230594A true JPH02230594A (ja) | 1990-09-12 |
Family
ID=12878906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1051154A Pending JPH02230594A (ja) | 1989-03-02 | 1989-03-02 | リフレッシュ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02230594A (ja) |
-
1989
- 1989-03-02 JP JP1051154A patent/JPH02230594A/ja active Pending
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