JPH02230831A - 同期検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 高次群信号をＮ並列の信号に分離した後にフレーム同期
を確立する同期検出回路に関し、複数並列のデータの同
期確立を簡易な回路構成で効率良く行うことが出来る同
期検出回路を提供することを目的とし、 Ｎ並列のデータのデータビットの並び状態が相違するＮ
通りのフレームパターンからパターン検出部が検出・出
力するＮ通りの一致パルスのうち、ラッチ手段にラッチ
されない時のフレームパターンは同期はずれとして保護
手段で同＃Ｊ１確立のための保護処理を行い、保護手段
にて同期確立のための保護処理を行う時のＮ並列のデー
タパターンのチャンネル入替部における入れ替えを、保
護手段が後方保護１段目で行うように条件設定手段にて
条件設定するように構成する。

〔産業上の利用分野〕

本発明は、高次群信号をＮ並列の信号に分離した後にフ
レーム同期を確立する同期検出回路に関する。

Ｎ並列のデータのフレーム同期を確立するためには、Ｎ
並列のデータよりデータビットの並び順序の組み合わせ
状態で考えられるＮ通りのフレームパターンを検出し、
そのＮ通りのフレームパターン毎に同期保護を取るため
のＮ個の同期保護回路を設けているのが一般的であり、
従って並列のデータ数が増加すれば比例して同期保護回
路数が増加することになる。

一方、Ｎ並列のデータが非同期である場合はそのパター
ン順序が不定となるため、同期を確立した後に同期状態
に並び替えする必要があるが、この並び替えの時期が通
常後方保護で同期が確立した後に行われている。そのた
め、同期処理時間が後方保護の段数により左右されるこ
とになる。

回路規模が小型化し、しかも高速処理が要望される中で
はかかる問題点を解消した同期検出回路の実現が望まれ
る。

〔従来の技術〕

第３図は同期検出回路の従来例を説明する図、第４図は
同期検出回路の使用例を説明する図、第５図はシリアル
データからパラレルデータへの分離例を説明する図をそ
れぞれ示す。

第３図に示す従来例の同期検出回路（以下ＦＳＹＮＣと
称する）３００はパターン検出部１，同期保護部３．タ
イミング作成部４及びチャネル（以下ＣＨと略称する）
入替部５とを具備して構成しており、 上述のパターン検出部１は、パラレルに分離した後のデ
ータパターンを検出するためにパラレルデータビットの
同期監視を行うものであり、（ｎ＋１）個のフリップフ
ロップ回路（以下Ｆ，Ｆ回路と称する）１〜Ｆ，Ｆ回路
ｎ＋１を直列に接続し、このＦ．Ｆ回路の直列をパラレ
ルデータ数に応じた数並列に並べている。

尚、第３図に示すパターン検出部１のＦ．　　Ｆ回路１
〜Ｆ，　　Ｆ回路ｎ＋１は、代表した１列を示すもので
ある。

次に、並列に並べたＦ．Ｆ回路１〜Ｆ，　　Ｆ回路ｎ＋
ｌのＮ通りのデータパターン出力の内データパターンが
全て同期ビットで一致した時に出力される一致パルスを
取り出すためのｎ個のゲート回路Ｇ１〜Ｇｎを具備して
いる。

又、同期保護部３は、ｎ個のゲート回路Ｇ１〜Ｇｎから
取り出されたＮ個の一致パルスにてＮ並列のデータの同
期保護を確立するためのｎ個の同期保護回路＃ｌ〜同期
保護回路＃ｎと、同期保護部３のｎ個の出力をゲーティ
ングするゲート回路３３とを具備しており、 タイミング作成部４はｎ個のゲート回路Ｇ１〜Ｏｎから
の出力の論理和を取る論理和回路（以下ＯＲ回路と称す
る）４１と、図示省略したクロック発生器等から出力さ
れるクロックＣＬＫをカウントするフレームカウンタ４
２と、ＯＲ回路４１の出力とフレームカウンタ４２の出
力との一致／不一致を検出する不一致検出回路４３と、
同期保護部３内ゲート回路３３の出力とクロックＣＬＫ
とを論理積する論理積回路（以下ＡＮＤ回路と称する）
４４とを具備している。

尚、上述しているパラレルデータ数Ｎは、本例ではＮ＝
８とした場合とする。

第４図はＦＳＹＮＣ３　０　０を高速モジュールの一部
に用いた時の構成を示す。

即ち、ＦＳＦＮＣ３００を例えば光ケーブル（ａ）を通
じて伝送される多重化されたシリアルデータをパラレル
データに変換し、その同期を取り多重化されたデータを
複数のパラレルデータに分離して使用する高速モジュー
ルの１つの例を示し、その構成は光ケーブル（ａ）を介
して伝送される光信号を電気信号に変換するＯ／Ｅ変換
部１００と、０／Ｅ変換部１００で電気信号に変換され
たシリアルデータを例えば８列のパラレルデータに変換
するＳ／Ｐ変換部２００及び第３図に示すＦＳＦＮＣ３
　０　０と、 スクランブルが施されているデータイデスクランブルす
るＤＳＲＢ４００と、 多重化されている８列のパラレルデータを３つの８列の
パラレルデータに分離するＤＭＵＸ５００とを具備して
いる。

次に、第５図はＦＳＹＮＣ３　０　０に入力するパラレ
ルデータをシリアルデータから分離した例を示し、第５
図（Ａ）はＳ／Ｐ変換部２００へ入力するシリアルデー
タのフォーマットを示し、図中の符号Ａ−Ｈはデータビ
ットを示し、それぞれ１ビットからなっている。

このシリアルデータをＳ／Ｐ変換部２００にて第５図（
Ｂ）に示すように８列のパラレルデータに変換し、１つ
のパターンとしてＦＳＦＮＣ３００へ送出する。

第５図（Ｂ）（１）〜（３）は８列のパラレルデータパ
ターンに変換された時の例であり、符号（ハ）〜［有］
）“は８列のパラレルデータパターンに変換された時の
各位相ポイントを示す。

例えば、（ｂ）位相ポイントではＡデータビットから順
番にＨデータビットと８列のパラレルデータに変換され
た例であり、これを正常なデータパターン例とする。

又、（ｂ）′位相ポイントではＡデータビットが８列目
にあり、次の位相の１列目がＢデータビット２列目がＣ
データビットと続いているデータパターン例であり、し
）″位相ポイントは７列目がＡデータビットでＢデータ
ビットが８列目，次の位相の１列目がＣデータビットに
なっているデータパターン例である。

ＦＳＦＮＣ３００ではこの位相ポイントにて８列のデー
タパターンが全て同期ビットの場合を検出してデータの
同期を確立させるものである。尚、本例では同期ビット
が３２ビットで構成されているものとする。

即ち、パターン検出部１で８通りのデータパターンの内
８列のデータパターンの全てが同期ビット（例えば、“
１１１１０１１０”の同期パターンで表示される）であ
るデータパターンを検出する。

そしてそのデータパターンが例えば、１列目がＡデータ
ビットから順次Ａ′データビット，Ａデータビットと繰
り返し、２列目がＢデータビッ１−，　　Ｂ’データビ
ット．Ｂデータビットの繰り返し、８列目がＨデータビ
ッｌ−，　　Ｈ’データビット，Ｈデータビットの繰り
返しである（ロ）位相ポイントが正常なデータパターン
の位相で同期状態にあるものとする。

テ 次に、パターン検出部１では例えば、第４図（　Ｂ　）
　（１）のようなし）位相ポイントでの８通りの繰り返
し位相ポイントにおけるデータパターンが全て同期ビッ
トで一致している場合、８通りのデータパターンにおけ
る一致パルスをゲート０１〜Ｇ８で取り出し、そのデー
タパターンの同期確立を対応する同期保護回路＃１〜同
期保護回路＃８で図る。

そして、同期保護回路＃ｌ〜同期保護回路＃８の保護処
理の結果を各位相ポイントにおけるデータのチャネル入
替えを行うチャネル入替部５の制御信号として送出する
。

尚、各同期保護回路＃１〜同期保護回路＃８において同
期保護を取るタイミングは、ゲートＧ１〜Ｇ８から一致
パルスを取りしたタイミングと図示省略した例えばクロ
ック発生器からのクロックＣＬＫを計数してその計数値
をフレームカウンタ４２から出力した時のタイミングが
一致した時とする。

又、各同期保護回路＃１〜同期保護回路＃８における同
期保護の結果を出力している時はゲート回路３１を介し
てＡＮＤ回路４４をクロックＣＬＫが通過することを一
時的に阻止する。

更に、各同期保護回路＃１〜同期保護回路＃８における
同期保護の結果、第５図（　Ｂ　）　（１）の（ｂ）位
相ポイントのデータパターンのように同期が取れている
時はゼロ信号を出力するようにし、この時はチャネル入
替部５における８列のパラレルデータの入替えを行わず
に出力する。

一方、第５図（　Ｂ　）　（２）や（３）のような位相
ポイント（ｂ）’，（ｂ）″を有するデータパターンの
ように非同期状態の時にはＣＨ入替部５を同期保護の結
果を制御信号とし、８列のパラレルデータの入れ替えを
パターン検部１の最終列のＦ．Ｆ回路ｎ＋１からのＮ＝
８列の出力と、その直前のＦ，　　Ｆ回路ｎからの（Ｎ
−１）＝７列の出力との間で行う。

例えば、第５図（　Ｂ　’）　（２），　（３）のよう
な位相ポイン｝（ｂ）’，（ｂ）“で８列のデータに分
離された場合は、同期はずれ状態にあるとして各同期保
護回路＃１〜同期保護回路＃８で同期確立を図った後チ
ャネル入替部５ではＦ，　　Ｆ回路ｎ＋１における８列
のデータとＦ，Ｆ回路ｎにおける７列のデー夕を用いて
８列のデータを、第５図（　Ｂ　）　（２），　（３）
のデータパターンから第５図（Ｃ）のデータパターン出
力のように入れ替えする。

即ち、第５図（　Ｂ　）　（２）の場合８列目のＡデー
タビットを１列目になるようにし、２列目をＢデータビ
ットに，３列目をＣデータビットとなるように入れ替え
、第５図（３）の場合７列目のＡデータビットを１列目
になるようにし、８列目のＢデータビットを２列目にな
るようにし、次の位相の１列目のＣデータビットを３列
目になるように入れ替えする。

これらの入れ替えは、上述のように各同期保護回路＃１
〜同期保護回路＃８で同期を確立した後後方保護を取り
出力される信号を制御信号として行われる。

〔発明が解決しようとする課題〕

第３図で説明したような従来例の回路構成、即ち、シリ
アルデータをＮ列のパラレルデータに変換した時のＮ通
りのデータパターンを検出してそれぞれにおける同期検
出を行う場合、Ｎ通りのデータパターンのそれぞれに同
期保護回路を必要とするため、パラレルデータ数が多く
なればなる程その回路規模が大きくなり、小型化された
装置に実装することが困難な場合が発生する。

又、非同期状態が検出された場合は同期状態になるよう
な同期確立を図り、その保護を取った後（後方保護後）
にデータを正規のデータパターン状態に入れ替えするた
め、その処理が後方保護段数分長くなると言う問題点等
がある。

本発明は、複数並列のデータの同期確立を簡易な回路構
成で効率良く行うことが出来る同期検出回路を提供する
ことを目的とする。

〔課題を解決するための手段〕

第１図は本発明の同期検出回路の原理を説明する図を示
す。

第１図に示す本発明の同期検出回路の原理図は、第３図
で説明したパターン検出部１，タイミング作成部４及び
チャネル入替部５に、ラッチ手段２０と、保護手段３０
と、条件設定手段６０とを設け構成したものであり、 上述のラッチ手段２０は、パターン検出部１で検出した
Ｎ通りのデータパターンのデータ全てが同期ビットで一
致した時出力されるＮ通りの一致パルスを順次ラッチす
るものであり、 保護手段３０は、パターン検出部１で検出したＮ通りの
一致パルスをラッチ手段２０の出力により順次選択し、
それぞれの一致パルスに基づきＮ並列のデータの同期保
護を取るものであり、条件設定手段６０は、保護千段３
０が同期保護を取る時のタイミングに基づきチャネル入
替部５でのＮ並列データの入れ替えを制御する信号を送
出するための条件を設定するものであり、かかる手段を
具備することにより本課題を解決するための手段とする
。

［作　用］ パターン検出部１で検出されたデータパターンに基づき
出力される一致パルスをラッチ手段２０にラッチし、そ
のラッチ出力により１つの保護手段３０で順次選択した
一致パルスに基づきパラレルデータの同期保護を取る。

そして、１つの保護手段３０におけ後方保護１段目のタ
イミングでＮ並列のデータパターンの入れ替えを行うた
めの制御信号をチャネル入替部５に出力する。

この保護手段３０におけ後方保護１段目でのチャネル入
替部５におけるＮ並列のデータパターンの入れ替えを行
うための制御信号の出力条件は条件設定手段６０で設定
して出力する。

このようにＮ並列のデータのＮ通りのデータパターンに
対して保護手段３０を１つで構成し、しかもＮ並列のデ
ータの入れ替えを最初の同期確立時に行うことにより、
回路規模が並列データ数に比例して増加することなく、
しかも効率的に並列のデータの入れ替えを行うことが可
能となる。

〔実施例〕

以下本発明の要旨を第２図に示す実施例により具体的に
説明する。

第２図は本発明の同期検出回路の実施例を説明する図を
示す。尚、全図を通じて同一符号は同一対象物を示す。

第２図における同期検出回路３００は第３図で説明した
のと同様にシリアルデータを８列のパラレルデータに分
離するものであり、その構成は第１図で説明したラッチ
手段２０としてラッチ部２０ａ、保護手段３０として同
期保護部３０ａ、条件設定手段４０として条件設定部６
０ａから構成した例である。

尚、第２図の本実施例は上述の機能ブロック２０ａ，３
０ａ，６０ａの他に第３図で説明したのと同様な動作を
行うパターン検出部１，タイミング作成部４及びＣＨ入
替部５を具備して構成したものである。

上述のラッチ部２０ａはパターン検出部１で検出し出力
される８通のデータパターン（ｎ＝８とした場合の例）
の内８列のデータ全てが同期ビットで一致している場合
に出力される８通りの一致パルスを８つのゲート回路０
１〜Ｇ８を介して出力されるものをそれぞれラッチする
８つのＦ．Ｆ回路にて構成したものであり、第２図はそ
の代表のＦ．Ｆ回路を示すものである。

又、同期保護部３０ａは各ゲート回路０１〜Ｇ８から取
り出される一致パルスのうち１つを順次選択するセレク
タ（ＳＥＬ）３１と、セレクタ（ＳＥＬ）３　１で選択
した一致パルスによりパラレルデータの同期保護を取る
同期保護回路３２とからなり、 条件設定部６０ａは同期保護回路３２の結果出力を後方
保護１段目とするための条件設定を論理演算するＡＮＤ
＠路から構成した実施例である。

尚、第２図の実施例のタイミング作成部４も図示省略し
たクロック発生器からのクロックＣＬＫをタイミング信
号として用いるものとする。

ラッチ部２０ａはゲートＧ１〜Ｇ８を通じて出力される
パターン検出部１からの８通りの一致パルスの出力をそ
れぞれラッチし、このラッチ出力により同期保護部３０
ａ内セレクタ（ＳＥＬ）３■は例えばゲー１−Ｇｌの出
力からゲー１−Ｇ８と順次１つずつ選択する。

そして、セレクタ（ＳＥＬ）３１で選択した一致パルス
に基づき同期保護回路３２でパラレルデータの同期保護
を取る。

尚、この同期保護を取るタイミングは、タイミング検出
部４内不一致検出回路４３でパターン検出部１の出力と
クロックＣＬＫをフレームカウンタ４２で計数した時の
出力とが一致したことを検出した時の信号による。

又、フレームカウンタ４２で計数した時の出力は条件設
定部６０ａをなすＡＮＤ回路の３つの入力の１つとして
引き込まれ、ＡＮＤ回路の３つの入力のうち他の１つは
同期保護回路３２の出力であり、もう１つはゲートＧ１
〜Ｇ８の出力を論理和したＯＲ回路４１のインバートさ
れた出力からなり、これにより同期保護回路３２におけ
る後方保護１段目で下記のような制御信号を出力する条
件を作る。

即ち、ラッチ部２０ａにラッチしているデータを取り出
しセレクタ（ＳＥＬ）３１の選択制御信号とすると共に
、ＣＨ入替部５におけるＣＨ入替え制御信号とする。

尚、ＣＨ入替部５において入れ替えするデータパターン
は第３図で説明したのと同一のパターン検出部１の出力
とする。

第２図の実施例はパラレルデータに分離する数が多くな
っても、セレクタ（ＳＥＬ）３１で選択する本数を対応
して増加させると共にラッチ部２０ａをなすＦ．Ｆ回路
数が増加するのみで構成出来る。

又、ＣＨ入替部５において入れ替えするタイミングは、
同期保護回路３２で後方保護１段目に入れ替えを実施す
ることにより、早期に入れ替え処理が行え、全体的な処
理時間が短縮され効率化することが可能となる。

〔発明の効果〕

以上のような本発明によれば、簡易な構成でしかも効率
的な同期確立が図られる同期検出回路を提供することが
出来る。

【図面の簡単な説明】

第１図は本発明の同期検出回路の原理を説明する図、 第２図は本発明の同期検出回路の実施例を説明する図、 第３図は椿同期検出回路の従来例を説明する図、第４図
は同期検出回路の使用例を説明する図、第５図はシリア
ルデータからパラレルデータへの分離例を説明する図、 をそれぞれ示す。 図において、 ｌはパターン検出部、　　　３．３０ａは同期保護部、
４はタイミング作成部、　５はＣＨ入替部、２０はラッ
チ手段、　　　　　２０ａはラッチ部、３０は保護手段
、 ３１はセレクタ（ＳＥＬ）、３２は同期保護回路、３３
はゲート回路、　　　　４１はＯＲ回路、４２はフレー
ムカウンタ、 ４３は不一致検出回路、 ６０は条件設定手段、 をそれぞれ示す。 ４４はＡＮＤ回路、 ６０ａは条件設定部、 第１図 第４図 固共且＃ボ回路０翁」―列Ｅ部已明工ろ凹察３　回 Ｓ （ｂ）″ Ｓ 〜 シリアルデータからパラレルデータへの分Ｘ９Ｊを説明
する囲第５図

Claims (1)

1. 【特許請求の範囲】 シリアルデータをシリアル／パラレル変換部（２００）
   にて、Ｎ並列のパラレルデータに変換した時、データビ
   ットを並列に並べる順序に基づきＮ並列がパラレルデー
   タが取るＮ通りのフレームパターンを検出し、前記Ｎ通
   りのデータパターンのデータの全てが同期ビットで一致
   した時に出力される一致パルスをＮ通り出力するパター
   ン検出部（１）と、 前記Ｎ通りの一致パルスに基づきＮ並列データの同期保
   護を取る時のタイミングを作成するタイミング作成部（
   ４）と、 前記パターン検出部（１）から出力されるＮ並列のデー
   タを同期状態のパターンに入れ替えするチャンネル入替
   部（５）とを備えてなる同期検出回路（３００）であっ
   て、 前記パターン検出部（１）で検出・出力されるＮ通りの
   一致パルスを順次ラッチするラッチ手段（２０）と、 前記Ｎ通りの一致パルスを前記ラッチ手段（２０）の出
   力に応じて順次選択し、それぞれの一致パルスに基づき
   Ｎ並列のデータの同期保護を取る保護手段（３０）と、 非同期状態のデータパターンを同期状態のパターンに前
   記チャンネル入替部（５）で入れ替えを行うタイミング
   を前記保護手段（３０）が後方保護１段目を処理した時
   点にするための条件を設定する条件設定手段（６０）と
   を設けたことを特徴とする同期検出回路。