JPH02233019A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
- Publication number
- JPH02233019A JPH02233019A JP1053386A JP5338689A JPH02233019A JP H02233019 A JPH02233019 A JP H02233019A JP 1053386 A JP1053386 A JP 1053386A JP 5338689 A JP5338689 A JP 5338689A JP H02233019 A JPH02233019 A JP H02233019A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- value
- reference signal
- switching circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明は、出力周波数の任意可変設定機能を有するＰ
Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）構成
を用いた周波数シンセサイザの改良に関する。
Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）構成
を用いた周波数シンセサイザの改良に関する。
（従来技術とその問題点）
出力周波数を可変設定できるＰＬＬ構成を用いた周波数
シンセサイザとして、従来は、電圧制御発振器（ＶＣＯ
）の出力を可変分周器を用いて分周した帰還信号と周波
数一定の基準信号とを位相比較器に入力し、上記位相比
較器の出力をループフィルタを介して■ＣＯに帰還する
という構成が広く応用されている。しかしながらこの構
成では、前記可変分周器の回路規模が大きくなるという
欠点がある。また、設定できる出力周波数は前記基準信
号の周波数の整数倍に限られるため、設定周波数のピッ
チを小さく設定したい場合、前記ループフィルタの時定
数を大きく設定する必要が生じ、周波数の切替時間が長
くなる等の不具合が生ずる。
シンセサイザとして、従来は、電圧制御発振器（ＶＣＯ
）の出力を可変分周器を用いて分周した帰還信号と周波
数一定の基準信号とを位相比較器に入力し、上記位相比
較器の出力をループフィルタを介して■ＣＯに帰還する
という構成が広く応用されている。しかしながらこの構
成では、前記可変分周器の回路規模が大きくなるという
欠点がある。また、設定できる出力周波数は前記基準信
号の周波数の整数倍に限られるため、設定周波数のピッ
チを小さく設定したい場合、前記ループフィルタの時定
数を大きく設定する必要が生じ、周波数の切替時間が長
くなる等の不具合が生ずる。
（発明の目的）
本発明の目的は、前記従来の構成における可変分周器等
の回路規模増大の要因を取り除くとともに、設定できる
出力周波数の自由度を向上し、設定周波数のピッチと周
波数切替時間の依存関係から生ずる不具合を解決し、小
形化，ＩＣ化に適する周波数シンセサイザを提供するこ
とにある。
の回路規模増大の要因を取り除くとともに、設定できる
出力周波数の自由度を向上し、設定周波数のピッチと周
波数切替時間の依存関係から生ずる不具合を解決し、小
形化，ＩＣ化に適する周波数シンセサイザを提供するこ
とにある。
（発明の構成および作用）
〔構 成〕
第１図は、本発明の一実施例を示す構成のブロック図で
ある。図において、△φは外部から与えられる基準位相
増加ステップ値（ディジタル値）、ｆ ＣＬＫはΔφの
積算タイミングを与える周波数でｆｃｔｗ＝’ｌのクロ
ック信号入力、１はΔφのｍｏｄｕｌｏ ２ ’の積算
回路で、この回路はＭビットの加算器と（Ｍ＋１）ビッ
トのレジスタとで容易に構成できる。
ある。図において、△φは外部から与えられる基準位相
増加ステップ値（ディジタル値）、ｆ ＣＬＫはΔφの
積算タイミングを与える周波数でｆｃｔｗ＝’ｌのクロ
ック信号入力、１はΔφのｍｏｄｕｌｏ ２ ’の積算
回路で、この回路はＭビットの加算器と（Ｍ＋１）ビッ
トのレジスタとで容易に構成できる。
Ａは積算回路１の積算出力（ディジタル値）、Ｃは積算
回路１のキャリー（オーバフロー）ビット出力、２はキ
ャリービットＣによって制御される補数切替回路で、Ｃ
＝“１゜゛のとき積算出力Ａの１の補数値を、またＣ＝
“０”のとき積算出力Ａをそれぞれ切替出力する機能を
有する。同機能は排他的論理和回路を用いて容易に実現
できる。
回路１のキャリー（オーバフロー）ビット出力、２はキ
ャリービットＣによって制御される補数切替回路で、Ｃ
＝“１゜゛のとき積算出力Ａの１の補数値を、またＣ＝
“０”のとき積算出力Ａをそれぞれ切替出力する機能を
有する。同機能は排他的論理和回路を用いて容易に実現
できる。
３は補数切替回路２の出力として得られる積算出力Ａの
例えばＯから最大値までのディジタル値をアドレスとし
、その各アドレスの値が余弦波形のθ＝０゜から１８０
゜までの半サイクルの波形を示すデータを予め記憶させ
るＲ Ｏ Ｍ （Ｒｅａｄ Ｏｎｌｙ Ｍｅｌ１ｏｒｙ
）、４は補数切替回路２の出力もしくはＲＯＭ３の出力
を入力し、そのディジタル数値をアナログ値に変換する
Ｄ／Ａ変換器、５はＤ／Ａ変換器４の出力の高調波成分
を除去する低域ろ波器、６は低域ろ波器出力を基準信号
入力とする位相比較器、７は位相比較器出力に接続され
るループフィルタ、８は電圧制御発振器（ＶＣＯ）、９
はＶＣ０８の出力周波数を予め設定したＰ（固定値）分
周する固定分周器でその出力は帰還信号として位相比較
器６の他方の入力へ接続される。
例えばＯから最大値までのディジタル値をアドレスとし
、その各アドレスの値が余弦波形のθ＝０゜から１８０
゜までの半サイクルの波形を示すデータを予め記憶させ
るＲ Ｏ Ｍ （Ｒｅａｄ Ｏｎｌｙ Ｍｅｌ１ｏｒｙ
）、４は補数切替回路２の出力もしくはＲＯＭ３の出力
を入力し、そのディジタル数値をアナログ値に変換する
Ｄ／Ａ変換器、５はＤ／Ａ変換器４の出力の高調波成分
を除去する低域ろ波器、６は低域ろ波器出力を基準信号
入力とする位相比較器、７は位相比較器出力に接続され
るループフィルタ、８は電圧制御発振器（ＶＣＯ）、９
はＶＣ０８の出力周波数を予め設定したＰ（固定値）分
周する固定分周器でその出力は帰還信号として位相比較
器６の他方の入力へ接続される。
なお、６，７，８．９はいわゆるＰＬＬを構成しており
、１，２，３，４．５は上記ＰＬＬ構成部分に供給する
基準信号の生成回路を構成している。
、１，２，３，４．５は上記ＰＬＬ構成部分に供給する
基準信号の生成回路を構成している。
第１図の構成例に基づく本発明の作用を第２図と数式を
用いて次に説明する。第２図は第１図の補数切替回路２
の出力値の時間変化例を示した波形図である． 今、時刻０において、積算回路１の積算出力Ａ一〇．キ
ャリービット出力ｃ＝ ”ｏ”とする．以降、積算回路
１はクロック信号ｆ ＣＬＫの１周期毎（１／ｆｃＬ＊
）に、基準位相増加化ステップ値Δφの積算を続け、
その積算出力値Ａが補数切替回路２の出力に現れるので
第２図に示すように、この出力値はΔφのステップで階
段状に上昇する。次に、時刻■に到り、Ａの値が２Ｍ以
上に到達すると、キャリービットＣが゜“１”に変化す
ると共にＡの値はＭｏｄｕｌｏ ２ ’の積算動作によ
り、第２図の２Ｍ値を超えて波線で示した仮の積算値か
ら２′４を差し引いた値に下降し、再びΔφのステップ
で上昇してゆくが、このとき、補数切替回路２はＡの補
数値を出力するので、第２図の実線に示すように時刻の
でのＡの補数値からΔφのステップで階段状に下降して
ゆく。この．下降動作は時刻■において、Ａの値が再び
２Ｈ以上に到達（補数切替回路の出力値がＯ以下に到達
）し、再びキャリービットＣが″０″に変化するまで継
続する。時刻■以降は時刻０以降と同様の動作を繰り返
す。
用いて次に説明する。第２図は第１図の補数切替回路２
の出力値の時間変化例を示した波形図である． 今、時刻０において、積算回路１の積算出力Ａ一〇．キ
ャリービット出力ｃ＝ ”ｏ”とする．以降、積算回路
１はクロック信号ｆ ＣＬＫの１周期毎（１／ｆｃＬ＊
）に、基準位相増加化ステップ値Δφの積算を続け、
その積算出力値Ａが補数切替回路２の出力に現れるので
第２図に示すように、この出力値はΔφのステップで階
段状に上昇する。次に、時刻■に到り、Ａの値が２Ｍ以
上に到達すると、キャリービットＣが゜“１”に変化す
ると共にＡの値はＭｏｄｕｌｏ ２ ’の積算動作によ
り、第２図の２Ｍ値を超えて波線で示した仮の積算値か
ら２′４を差し引いた値に下降し、再びΔφのステップ
で上昇してゆくが、このとき、補数切替回路２はＡの補
数値を出力するので、第２図の実線に示すように時刻の
でのＡの補数値からΔφのステップで階段状に下降して
ゆく。この．下降動作は時刻■において、Ａの値が再び
２Ｈ以上に到達（補数切替回路の出力値がＯ以下に到達
）し、再びキャリービットＣが″０″に変化するまで継
続する。時刻■以降は時刻０以降と同様の動作を繰り返
す。
以上の動作から、時刻がＯから■までの補数切替回路２
の出力値は、三角形階段波形値を呈することになるが、
その周期長ＴＩ （第２図の時刻Ｏ〜■の時間幅）は
平均的に次式で与えられることが明らかである。
の出力値は、三角形階段波形値を呈することになるが、
その周期長ＴＩ （第２図の時刻Ｏ〜■の時間幅）は
平均的に次式で与えられることが明らかである。
（１）式より、補数切替回路２の三角形階段波形の基本
周波数ｆｌｌは となる。
周波数ｆｌｌは となる。
さて、ここでＲＯＭ３のある場合とない場合について説
明する。説明を簡単にするためにＭ＝３すなわち積算出
力Ａの最大値が２Ｍ−１＝７の場合を考える。第３図は
、補数切替回路２の出力値とＲＯＭ３のアドレス対デー
タの関係を示す説明図である． 先ず、ＲＯＭ３のない場合、すなわち第１図の回路で一
点鎖線で補数切替回路２とＤ／Ａ変換器４とを直接接続
した場合、第３図（ａ）において、破線で示した積算器
１の積算出力Ａは、補数切替回路２によって実線で示し
たように三角形階段波形となりこれが連続してＤ／Ａ変
換器４に入力され、同様の波形値のアナログ波形が得ら
れる。このアナログ波形は、低域ろ波器５によって高調
波成分が除かれて位相比較器６に入力される。
明する。説明を簡単にするためにＭ＝３すなわち積算出
力Ａの最大値が２Ｍ−１＝７の場合を考える。第３図は
、補数切替回路２の出力値とＲＯＭ３のアドレス対デー
タの関係を示す説明図である． 先ず、ＲＯＭ３のない場合、すなわち第１図の回路で一
点鎖線で補数切替回路２とＤ／Ａ変換器４とを直接接続
した場合、第３図（ａ）において、破線で示した積算器
１の積算出力Ａは、補数切替回路２によって実線で示し
たように三角形階段波形となりこれが連続してＤ／Ａ変
換器４に入力され、同様の波形値のアナログ波形が得ら
れる。このアナログ波形は、低域ろ波器５によって高調
波成分が除かれて位相比較器６に入力される。
一方、ＲＯＭ３を第１図のように接続し、破線で示した
ようにＤ／Ａ変換器４に接続した場合、ＲＯＭ３に、Ｍ
＝３のときの積算出力ＡがＯがら順次その最大値７まで
のアドレスに余弦波形の振幅に相当するデータ（値）を
予め記憶させておく。
ようにＤ／Ａ変換器４に接続した場合、ＲＯＭ３に、Ｍ
＝３のときの積算出力ＡがＯがら順次その最大値７まで
のアドレスに余弦波形の振幅に相当するデータ（値）を
予め記憶させておく。
従って、第３図（ａ）に実線で示した補数切替回路２の
三角形階段波形値がＲＯＭ３に入力されてアクセスする
とアドレスはＯ→１→２→・・−→６→７→７→６−・
→０→・−と変化しＲＯＭ３に予め記憶している余弦波
形を形成するデータを読み出して出力されＤ／Ａ変換器
４でＤ／Ａ変換される。Ｄ／Ａ変換されたアナログ信号
はほぼ完全な余弦波形に近いため低域ろ波器５のろ波特
性に対する要求が緩和される。
三角形階段波形値がＲＯＭ３に入力されてアクセスする
とアドレスはＯ→１→２→・・−→６→７→７→６−・
→０→・−と変化しＲＯＭ３に予め記憶している余弦波
形を形成するデータを読み出して出力されＤ／Ａ変換器
４でＤ／Ａ変換される。Ｄ／Ａ変換されたアナログ信号
はほぼ完全な余弦波形に近いため低域ろ波器５のろ波特
性に対する要求が緩和される。
上記いずれの場合も、Ｄ／Ａ変換器４から得られる出力
の基本周波数は（２）式で与えられる。
の基本周波数は（２）式で与えられる。
低域ろ波器５は、Ｄ／Ａ変換器４の出力から高調波成分
を除去し、基本周波数ｆｉの成分のみを抽出して位相比
較器６の基準信号入力として供給するので、位相比較器
６，ループフィルタ７， ＶＣ０８，固定分周器９によ
るＰＬＬ構成により、ｖｃｏｓの出力周波数即ち、本発
明の周波数ジンセサイザの出力周波数ｆ０は次式で与え
られる。
を除去し、基本周波数ｆｉの成分のみを抽出して位相比
較器６の基準信号入力として供給するので、位相比較器
６，ループフィルタ７， ＶＣ０８，固定分周器９によ
るＰＬＬ構成により、ｖｃｏｓの出力周波数即ち、本発
明の周波数ジンセサイザの出力周波数ｆ０は次式で与え
られる。
ｆｏ ＝Ｐ−ｆｍ （Ｈｚ）
・−１３）よって、（２）式と（３）式より最終的に次
式を得る，上記（４）式は、本発明の周波数シンセサイ
ザの出力周波数ｒ０が、設定周波数ビッチ；Ｐ・ｆｃｔ
＊／２Ｈ″’ （Ｈｚ）の整数（Δφ）倍で任意に設
定できることを示しており、かつ基準信号の周波数はｆ
ｕであって（２）式で与えられているから、設定周波数
ピッチが小さい場合でも次の不等式 Δφ＞ Ｐ 一一一一一・−・一一−−一
・＝一・−一一−一−一−−・・・・・・・（５）を満
足する範囲でΔφを設定するように設計すればｆＲは充
分大きく設定でき、周波数切替時間が長くなる等の不具
合が発生しない。
・−１３）よって、（２）式と（３）式より最終的に次
式を得る，上記（４）式は、本発明の周波数シンセサイ
ザの出力周波数ｒ０が、設定周波数ビッチ；Ｐ・ｆｃｔ
＊／２Ｈ″’ （Ｈｚ）の整数（Δφ）倍で任意に設
定できることを示しており、かつ基準信号の周波数はｆ
ｕであって（２）式で与えられているから、設定周波数
ピッチが小さい場合でも次の不等式 Δφ＞ Ｐ 一一一一一・−・一一−−一
・＝一・−一一−一−一−−・・・・・・・（５）を満
足する範囲でΔφを設定するように設計すればｆＲは充
分大きく設定でき、周波数切替時間が長くなる等の不具
合が発生しない。
次に、以上に述べた本発明による周波数シンセサイザを
、ダブルスーパーヘテログイン受信機の第２局部発振回
路に応用した場合の設計の一興体例をとりあげ、その有
用性を吟味してみる。
、ダブルスーパーヘテログイン受信機の第２局部発振回
路に応用した場合の設計の一興体例をとりあげ、その有
用性を吟味してみる。
ここで、第１中間周波数； ９０ＭＩｌｚ ，第２中間
周波数； ４５５ｋＨｚ、第２局部発振周波数； ８９
．５４５Ｍ｝Ｉｚ（＝ ｆ Ｏ）とし、ｆ０を５０Ｈｚ
の整数倍のピッチで±３ｋＨｚの範囲で周波数オフセッ
トする場合を考える。
周波数； ４５５ｋＨｚ、第２局部発振周波数； ８９
．５４５Ｍ｝Ｉｚ（＝ ｆ Ｏ）とし、ｆ０を５０Ｈｚ
の整数倍のピッチで±３ｋＨｚの範囲で周波数オフセッ
トする場合を考える。
この様な周波数オフセットの機能は、受信中心周波数の
微調整や、隣接チャネル干渉波の回避手段の一部に応用
する場合等に極めて有効である。
微調整や、隣接チャネル干渉波の回避手段の一部に応用
する場合等に極めて有効である。
今、前述の各パラメータを夫々、Ｍ”３１， ｆｃｔＫ
＝８００ｋＨｚ， Ｐ ＝ ２ １０＝１０２４とす
ると、Δφの設定値は（４）式により、第１表のように
与えられる．第 １ 表 上記のΔφの設定値は、２９ビットの２進整数値で表現
でき、かつ、Ｐ＝１０２４よりも充分に大きい。
＝８００ｋＨｚ， Ｐ ＝ ２ １０＝１０２４とす
ると、Δφの設定値は（４）式により、第１表のように
与えられる．第 １ 表 上記のΔφの設定値は、２９ビットの２進整数値で表現
でき、かつ、Ｐ＝１０２４よりも充分に大きい。
このため、（２）式による基準信号の周波数ｆ．はｆ
＊ ’ｉ８７．４４３〜８７．４４９ （ｋＨｚ
）の範囲となり、設定周波数ピッチ５０Ｈ２に比べて十
分大きく設定できるので、周波数切替時間を短くできる
．上記の表によれば目標オフセット値（ｎＸ５０Ｈｚ，
−６０≦ｎ≦＋６０）に対する設定オフセット値の誤
差は±０．１１１ｚ以内であり、水晶発振器の発振周波
数誤差以下となっていることも確認できる。
＊ ’ｉ８７．４４３〜８７．４４９ （ｋＨｚ
）の範囲となり、設定周波数ピッチ５０Ｈ２に比べて十
分大きく設定できるので、周波数切替時間を短くできる
．上記の表によれば目標オフセット値（ｎＸ５０Ｈｚ，
−６０≦ｎ≦＋６０）に対する設定オフセット値の誤
差は±０．１１１ｚ以内であり、水晶発振器の発振周波
数誤差以下となっていることも確認できる。
（発明の効果）
以上詳細に説明したように、本発明の周波数シンセサイ
ザの構成では、ＰＬＬ構成におけるｖＣＯの出力の分周
は、固定分周比を採用しているので分周器が簡易となり
、回路規模を小さくすることができる．また、出力周波
数を微調整する等の目的のため、設定周波数ピッチを極
めて小さくする必要がある場合においても、基準信号の
周波数を太き《設定することができ、周波数切替時間が
長くなる等の不具合を生じない．さらに、基準信号を生
成する部分のほとんどは論理動作に基づいているため、
回路の小形化，ＩＣ化に適するという生産上の利点があ
る。
ザの構成では、ＰＬＬ構成におけるｖＣＯの出力の分周
は、固定分周比を採用しているので分周器が簡易となり
、回路規模を小さくすることができる．また、出力周波
数を微調整する等の目的のため、設定周波数ピッチを極
めて小さくする必要がある場合においても、基準信号の
周波数を太き《設定することができ、周波数切替時間が
長くなる等の不具合を生じない．さらに、基準信号を生
成する部分のほとんどは論理動作に基づいているため、
回路の小形化，ＩＣ化に適するという生産上の利点があ
る。
第１図は本発明の一実施例を示す回路のブロック図、第
２図は第１図の補数切替回路２の出力値のタイムチャー
ト、第３図は補数切替回路の出力値とＲＯＭのアドレス
対データの説明図である。 ■・・・積算器、 ２・・・補数切替回路、 ３・・・
ＲＯＭ， ４・・・Ｄ／Ａ変換器、 ５・・・ＬＰＦ
，６・・・位相比較器、 ７・・・ループフィルタ、８
・・・ＶＣＯ、 ９・・・固定分周器。 ′Ｉ＄１ 図
２図は第１図の補数切替回路２の出力値のタイムチャー
ト、第３図は補数切替回路の出力値とＲＯＭのアドレス
対データの説明図である。 ■・・・積算器、 ２・・・補数切替回路、 ３・・・
ＲＯＭ， ４・・・Ｄ／Ａ変換器、 ５・・・ＬＰＦ
，６・・・位相比較器、 ７・・・ループフィルタ、８
・・・ＶＣＯ、 ９・・・固定分周器。 ′Ｉ＄１ 図
Claims (2)
- （１）外部から入力されるディジタル値で表現された基
準位相増加ステップ値を外部から入力される繰り返し周
波数一定のクロックのタイミングに従ってｍｏｄｕｌｏ
２＾Ｍ（Ｍは自然数）で積算した積算出力（ディジタル
値）とキャリービットとを出力する積算回路と、 前記キャリービットの入力毎に極性を変化する２安定回
路の状態に従って前記積算出力もしくはその補数値を切
替出力する補数切替回路と、該補数切替回路の出力値を
アナログ値に変換するＤ／Ａ変換器と、 該Ｄ／Ａ変換器の出力の高調波成分を除去して基準信号
を出力する低域ろ波器と、 電圧制御発振器の出力を予め設定された分周比で分周し
た分周信号と前記基準信号との位相差を検出して該検出
された位相差に対応して前記電圧制御発振器の出力周波
数を制御するように構成された位相同期ループ（ＰＬＬ
）とを備えて、 前記基準位相増加ステップ値を変えることによって前記
基準信号の周波数を変化させ、前記電圧制御発信器の出
力周波数を制御するように構成された周波数シンセサイ
ザ。 - （２）前記補数切替回路と前記Ｄ／Ａ変換器との間に、
該補数切替回路の出力によって、予め記憶させてある該
補数切替回路の出力値をアドレスとして余弦波形の０°
から１８０°までの半サイクルの振幅データを順次読み
出すことのできるＲＯＭを設けたことを特徴とする特許
請求の範囲第１項記載の周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1053386A JPH02233019A (ja) | 1989-03-06 | 1989-03-06 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1053386A JPH02233019A (ja) | 1989-03-06 | 1989-03-06 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02233019A true JPH02233019A (ja) | 1990-09-14 |
Family
ID=12941387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1053386A Pending JPH02233019A (ja) | 1989-03-06 | 1989-03-06 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02233019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629744A (ja) * | 1991-12-28 | 1994-02-04 | Intaanix Kk | 位相ロック・ループ用デジタル信号処理型基準周波数発生回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5811121A (ja) * | 1981-07-10 | 1983-01-21 | Sekisui Plastics Co Ltd | 雨戸等の積層板の製造方法 |
-
1989
- 1989-03-06 JP JP1053386A patent/JPH02233019A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5811121A (ja) * | 1981-07-10 | 1983-01-21 | Sekisui Plastics Co Ltd | 雨戸等の積層板の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629744A (ja) * | 1991-12-28 | 1994-02-04 | Intaanix Kk | 位相ロック・ループ用デジタル信号処理型基準周波数発生回路 |
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