JPH02234245A - キャッシュメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮丘欠ヱ 本発明はキャッシュメモリシステムに関し、特に論理ア
ドレスをアドレス変換バッファを用いて物理アドレスに
変換してこの変換された物理アドレスにより外部記憶装
置をアクセスするようにしたベージング方式のアドレス
変換による記憶アクセス方式を採る情報処理装置のキャ
ッシュメモリシステムに関する． 従」１１術 従来、この種のキャッシュメモリシステムでは、生成さ
れた論理アドレスを格納するタグメモリと外部記憶装置
のデータを格納するキャッシュデータメモリとが設けら
れており、論理キャッシュメモリとして動作するように
なっている．また、他の例として、論理アドレスをアド
レス変換した物理アドレスを格納するタグメモリと外部
記憶装置のデータを格納ずるキャッシュデータメモリと
が設けられ、物理キャッシュメモリとして動作するよう
になっている． 上述した従来のキャッシュメモリシステムは、論理キャ
ッシュメモリとして構成された場合には、タスクスイッ
チ等により論理アドレス空間の意味が変更となった時に
、現在アドレス変換をして得られた物理アドレスが以前
にアドレス変換して得られた物理アドレスと一致しなく
なり、キャッシュデータメモリ内のデータはすべて現論
理アドレスと対応がとれなくなってしまうために、キャ
ッシュのバリッドビットをすべて無効化しなければなら
ず、ヒット率が低下するという欠点がある．また、物理
キャッシュメモリとして構成される場合には、常に論理
アドレスをアドレス変換してからでなければキャッシュ
メモリのアクセスができないので、論理キャッシュメモ
リに比べてアドレス変換の分だけキャッシュメモリのア
クセスに時間がかかるという欠点がある． 九肌立貝預 そこで、本発明はかかる従来技術の欠点を解決すべくな
されたものであって、その目的とするところは、キャッ
シュヒット率の低下を招くことなく高速なメモリアクセ
スを維持し得るキャッシュメモリシステムを提供するこ
とにある，１肌立璽蔦 本発明によれば、論理アドレスを物理アドレスに変換す
るアドレス変換手段を有するキャッシュメモリシステム
であって、前記論理アドレスを格納する論理タグメモリ
と、前記物理アドレスを格納する物理タグメモリと、前
記物理アドレスにより指定される外部記憶装置の内容を
格納するキャッシュデータメモリと、前記キャッシュデ
ータメモリの内容が対応するエントリの前記物理タグメ
モリ内の物理アドレスによって指定された外部記憶装置
の内容と一致しかつ前記キャッシュデータメモリの内容
が有効であることを示すデータバリッドビットと、前記
物理タグメモリの物理アドレスが対応するエントリの前
記論理タグメモリ内の論理アドレスを前記アドレス変換
手段により変換して得られた物理アドレスと一致しかつ
前記物理タグメモリの内容が有効であることを示すアド
レスバリッドビットと、前記アドレスバリッドビットが
有効を示すときには、アクセス用の論理アドレスと前記
論理タグメモリ内の論理アドレスとを比較して一致した
ときに前記キャッシュデータメモリから対応エントリの
内容を送出する論理キャッシュとして動作制御する手段
と、前記アドレスバリッドビヅトが無効を示すときには
アクセス用の論理アドレスを前記アドレス変換手段によ
り変換された物理アドレスと前記物理タグメモリ内の物
理アドレスとを比較して一致したときに前記キャッシュ
メモリから対応エントリの内容を送出ずる物理キャッシ
ュとして動作制御する手段とを含むことを特徴とするキ
ャッシュメモリシステムが得られる． 実ｊＦｉ例 次に本発明の実施例について図面を参照して説明する． 第１図は本発明の実施例を示す内蔵キャッシュメモリの
ブロック図である．アドレス生成回路１は外部アクセス
のための論理アドレスを生成する回路であり、アドレス
変換論理バッファ２は内部に論理アドレスと物理アドレ
スの変換テーブルを持ちアドレス変換を高遠で行うため
のバヅファである．論理タグメモリ３は生成された論理
アドレスを格納するためのメモリであり、物理タグメモ
リ４はアドレス変換にて得られた物理アドレスを格納す
るためのメモリである． キャッシュデータメモリ５は物理アドレスにより外部記
憶装″Ｉｌ８ヘアクセスして得られたデータを格納する
ためのメモリであり、論理アドレス比較回路６は生成さ
れた論理アドレスと一致するアドレスが論理タグメモリ
３内に存在するかどうか検出する回路である．物理アド
レス比較回路７はアドレス変換して得られた物理アドレ
スと一致するアドレスがｈｍタグメモリ４内に存在する
かどうか検出する回路である．外部記憶装置８はマイク
ロプロセッサの外部に位置する記憶装置である．アドレ
スバリッドビット９は論理タグメモリ３内のアドレスを
アドレス変換して得られた物理アドレスと物理タグメモ
リ４内のアドレスとが一致するかどうかを示すバリッド
ビットであり、データバリッドビット１０は、物理タグ
メモリ４内のアドレスで外部記憶装置８をアクセスして
得られたデータとキャッシュデータメモリ５内のデータ
とが一致するかを示すバリッドビットである．データメ
モリコントロール回Ｓｔｔはアドレス比較回路６．７に
て比歓した結果、一致するタグが存在する場合には、キ
ャッシュデータメモリ５内の一致したエントリ番号より
データを読出すための回路である．バリッドビットコン
トロール回路１２はバリッドビットを有効にしたり無効
にしたりするための制御を行う回路である．まず初期状
態として、アドレスバリッドビット９とデータバリッド
ビット１０とは全て“０”クリアされる．この様に、ア
ドレスバリッドビット９とデータバリッドビット１０の
両方とも“０”の場合には、キャッシュデータメモリ５
内に有効なデータが保持されていないのであるから、論
理アドレス比較回路６と物理アドレス比較回路７との比
較結果によらず常に外部記憶装置８をアクセスする．そ
の時のアクセス結果は論理タグメモリ３、物理タグメモ
リ４、キャッシュデータメモリ５に夫々格納され、アド
レスバリッドビット９、データバリッドビット１０が第
２図に示す様に“１”　（有効）となる． すなわち、アドレス生成回路１で生成された論理アドレ
スを論理タグメモリ３へ格納するのであるが、ここで格
納されたエントリ番号がｎと仮定すると、アドレス変換
して得られた物理アドレスは物理タグメモリ４のエント
リ番号ｎへ格納され、外部記憶装置８より得られたデー
タはキャッシュデータメモリ５のエントリ番号ｎへ格納
される．このとき、エントリ番号ｎのアドレスバリッド
ビット９及びデータバリッドビット１０は共に有効を示
す“１”となる． 以上の処理動作を行って、アドレスバリッドビット９と
データバリッドビット１０がすべて一致するようになる
と、アドレスバリッドビット９が有効となっている論理
タグメモリ３内のデータをアドレス変換論理バッファ（
ＴＬＢ）２でアドレス変換したデータが、物理タグメモ
リ４内に格納されていることになるため、論理アドレス
比較回路６で不一致と判定された場合には、物理アドレ
ス比較回路７でも不一致と判定されることが明らかであ
ることから、論理アドレスのみで比較を行う論理キャッ
シュとして動作する． この論理キャッシュとしての動作時において、論理アド
レス比較回路６によって論理タグメモリ３内に一致する
アドレスが検出された場合、一致したエントリ番号のキ
ャッシュデータメモリ５内のデータを送り出すように、
データメモリコントロール回路１１が制御を行う．一方
、論理タグメモリ３内に一致するアドレスが存在しない
場合、アドレス生成回路１により生成された論理アドレ
スとアドレス変換して得られた物理アドレスを物理タグ
メモリ４へ格納し、また外部記憶装置８より得られたデ
ータをキャッシュデータメモリ５へ格納する． ここで、タスクスイッチ等によってアドレス変換論理バ
ッファ（ＴＬＢ）２の内容が書替えられて論理アドレス
空間の意味が変更された場合には、アドレスバリッドビ
ット９のみがすべて無効“０”とされる．この場合、ア
ドレスバリッドビット９が無効“０”であってもデータ
バリッドビット１０が有効“１″であるときには、物理
タグメモリ４内のアドレスによるアクセス結果であるデ
ータがキャッシュデータメモリ５内にあることを示して
いることになる． そこで、まず論理アドレス比較回路６にて論理アドレス
の一致判定を行う論理キャッシュとして動作し、この論
理アドレス比較回路６による比較結果が不一致の場合に
は、物理アドレス比較回路７にてアドレス変換論理バツ
ファ（ＴＬＢ）２により変換した物理アドレスと物理タ
グメモリ４内のアドレスとを物理アドレス比較回路７に
て比較する物理キャッシュとして動作する． この時のアクセス結果は物理アドレス比較回路６による
比較結果にかかわらず論理アドレスを論理タグメモリ３
へ格納し、物理アドレスについても物理アドレス比較回
路６による比較結果が不一致の場合物理タグメモリ４へ
格納し、アドレスバリッドビット９及びデータバリツド
ビット１０を共に有効とする． 第３図は上述の如くアドレスバリッドビット９がすべて
無効化された後、デーバリツドビット１０が“１″　〈
有効》となっている物理アドレスにてメモリアクセスを
行い論理タグメモリ３の書替えとアドレスバリッドビッ
ト９を有効とする場合の例を表わしている． この様に、アドレスバリッドビット９とデータバリッド
ビット１０とが全て一致しない場合には、まず論理キャ
ッシュとして動作させ、アドレス変換後に物理キャッシ
ュとして動作させるいわゆる２段階のキャッシュアクセ
スを行って、両バリッドピット９．１０が全て一致する
までこの２段階キャッシュアクセス動作がなされるので
ある．よって、物理キャッシュメモリとしての動作が活
性化されることになるので、キャッシュメモリのヒット
率の低下が抑えられる． 以上の処理により、両バリッドビット９，１０が全て一
致すれば、論理タグメモリ３内のアドレスとキャッシュ
データメモリ５内のデータとは全て対応が取れるように
なるので、以降は論理キャッシュとしてのみ動作するよ
うにし、アドレス変更後の物理アドレスによる物理アド
レス比較回路７での比較は行われなくなる．すなわち、
物理キャッシュではなく論理キャッシュとしてのみ動作
させて、アクセスの高速化を図るものである．ｉ匪血皇
１ 以上述べた如く、本発明によれば、論理アドレスと物理
アドレスとを夫々格納するためのアドレスタグメモリを
設け、これ等両アドレスの一致及び有効性を示すアドレ
スバリッドビットとキャッシュデータメモリ内のデータ
の有効性を示すデータバリッドビットとの内容が全て一
致のときには、論理キャッシュとして動作させ、また、
論理アドレス空間の意味が変更になってアドレスバリッ
ドビットが全て無効化されたときには、物理キャッシュ
として動作させるよう制御しているので、キャッシュメ
モリのヒット率の低下が抑えられて高速アクセスを維持
できるという効果がある．

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図はキャッ
シュメモリ内の各メモリ部へのデータ格納の様子を説明
する図、第３図はキャッシュメモリが物理キャッシュと
して動作時の各メモリ部へのデータ格納の様子を示す図
である． 主要部分の符号の説明 ２・・・・・・アドレス変換論理バッファ３・・・・・
・論理タグメモリ ４・・・・・・物理タグメモリ ５・・・・・・キャッシュデータメモリ６・・・・・・
論理アドレス比較回路 ７・・・・・・物理アドレス比教回路 ８・・・・・・外部記憶装置．

Claims (1)

【特許請求の範囲】
1. （１）論理アドレスを物理アドレスに変換するアドレス
   変換手段を有するキャッシュメモリシステムであって、
   前記論理アドレスを格納する論理タグメモリと、前記物
   理アドレスを格納する物理タグメモリと、前記物理アド
   レスにより指定される外部記憶装置の内容を格納するキ
   ャッシュデータメモリと、前記キャッシュデータメモリ
   の内容が対応するエントリの前記物理タグメモリ内の物
   理アドレスによって指定された外部記憶装置の内容と一
   致しかつ前記キャッシュデータメモリの内容が有効であ
   ることを示すデータバリッドビットと、前記物理タグメ
   モリの物理アドレスが対応するエントリの前記論理タグ
   メモリ内の論理アドレスを前記アドレス変換手段により
   変換して得られた物理アドレスと一致しかつ前記物理タ
   グメモリの内容が有効であることを示すアドレスバリッ
   ドビットと、前記アドレスバリッドビットが有効を示す
   ときには、アクセス用の論理アドレスと前記論理タグメ
   モリ内の論理アドレスとを比較して一致したときに前記
   キャッシュデータメモリから対応エントリの内容を送出
   する論理キャッシュとして動作制御する手段と、前記ア
   ドレスバリッドビットが無効を示すときにはアクセス用
   の論理アドレスを前記アドレス変換手段により変換され
   た物理アドレスと前記物理タグメモリ内の物理アドレス
   とを比較して一致したときに前記キャッシュメモリから
   対応エントリの内容を送出する物理キャッシュとして動
   作制御する手段とを含むことを特徴とするキャッシュメ
   モリシステム。