JPH0738217B2 - 空間積和演算装置 - Google Patents
空間積和演算装置Info
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- JPH0738217B2 JPH0738217B2 JP60083334A JP8333485A JPH0738217B2 JP H0738217 B2 JPH0738217 B2 JP H0738217B2 JP 60083334 A JP60083334 A JP 60083334A JP 8333485 A JP8333485 A JP 8333485A JP H0738217 B2 JPH0738217 B2 JP H0738217B2
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- register
- adder
- shift register
- row
- pixel data
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/15—Correlation function computation including computation of convolution operations
- G06F17/153—Multidimensional correlation or convolution
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Image Processing (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明はフレームメモリに記憶された複数個の処理対象
画像データの各々の空間積和演算を係数メモリに記憶さ
れたＮ行Ｎ列の荷重係数を用いて行なう装置において、
フレームメモリの１行分の処理対象画素データと１行分
の荷重係数との演算を行なった結果を画素対応のシフト
レジスタの内容に加算していく操作を、フレームメモリ
の異なる行，異なる荷重係数についてＮ回繰返すことに
より、少ない数の乗算器を用いて空間積和演算を高速に
行なうものである。
画像データの各々の空間積和演算を係数メモリに記憶さ
れたＮ行Ｎ列の荷重係数を用いて行なう装置において、
フレームメモリの１行分の処理対象画素データと１行分
の荷重係数との演算を行なった結果を画素対応のシフト
レジスタの内容に加算していく操作を、フレームメモリ
の異なる行，異なる荷重係数についてＮ回繰返すことに
より、少ない数の乗算器を用いて空間積和演算を高速に
行なうものである。
本発明は空間積和演算装置に関し、特にフレームメモリ
に記憶された複数個の処理対象画素データの各々の空間
積和演算を行なうのに適した装置に関する。
に記憶された複数個の処理対象画素データの各々の空間
積和演算を行なうのに適した装置に関する。
撮像装置によって撮像されて得られた画像の鮮鋭化等の
各種の目的で、処理対象となる１フレーム分の画素デー
タの各々に対し空間積和演算（コンボリュション）が施
される。
各種の目的で、処理対象となる１フレーム分の画素デー
タの各々に対し空間積和演算（コンボリュション）が施
される。
第７図は３行×３列の空間積和演算の説明図であり、処
理対象画素データFi,jと荷重係数Wi,jが同図のように配
列されている場合、画素データF2,2の空間積和演算結果
G2,2は次式に示すものとなる。
理対象画素データFi,jと荷重係数Wi,jが同図のように配
列されている場合、画素データF2,2の空間積和演算結果
G2,2は次式に示すものとなる。
ここで、以下の説明上、（１）式の内、 W1,1×F1,1＋W2,1×F2,1＋W3,1×F3,1 なる演算を第１演算、 W1,2×F1,2＋W2,2×F2,2＋W3,2×F3,2 なる演算を第２演算、 W1,3×F1,3＋W2,3×F2,3＋W3,3×F3,3 なる演算を第３演算と称する。
従来、上述のような空間積和演算は、例えば第８図およ
び第９図に示すような装置で実行されている。
び第９図に示すような装置で実行されている。
第８図は、一つの乗算器１と一つの積算器２を使用する
もので、乗算器１の一方の入力にFi,jを入力し、他方の
入力にWi,jを順次入力することでFi,j×Wi,jを求め、こ
の合計９個の結果を積算器２で積算するものである。
もので、乗算器１の一方の入力にFi,jを入力し、他方の
入力にWi,jを順次入力することでFi,j×Wi,jを求め、こ
の合計９個の結果を積算器２で積算するものである。
また第９図の装置は、合計９個の乗算器31〜39と一つの
加算器４を設け、各乗算器の一方の入力にFi,jを入力
し、他方の入力にそれぞれ異なるWi,jを入力して並列処
理を行ない、その各結果を加算器４で加算するものであ
る。
加算器４を設け、各乗算器の一方の入力にFi,jを入力
し、他方の入力にそれぞれ異なるWi,jを入力して並列処
理を行ない、その各結果を加算器４で加算するものであ
る。
しかし、第８図の装置は、構成部品が少ない利点を有す
るものの、一つの画素データの空間積和演算を求めるま
でに長い時間を要する欠点があり、例えば256×256画素
という多数の画素の空間積和演算を求めるには適さな
い。
るものの、一つの画素データの空間積和演算を求めるま
でに長い時間を要する欠点があり、例えば256×256画素
という多数の画素の空間積和演算を求めるには適さな
い。
また、第９図の装置によれば、ほぼ1/9の速度で一つの
画素データの空間積和演算を求めることができるが、こ
のようにして使用される乗算器は大型で且つ高価なの
で、それを９個も使用する第９図の装置は一般的にコス
ト高となり、然も非常に大型化する欠点がある。
画素データの空間積和演算を求めることができるが、こ
のようにして使用される乗算器は大型で且つ高価なの
で、それを９個も使用する第９図の装置は一般的にコス
ト高となり、然も非常に大型化する欠点がある。
本発明の目的は、フレームメモリに記憶された複数個の
処理対象画素データの各々の空間積和演算を少ない乗算
器で比較的高速に求めることができる装置を提供するこ
とにある。
処理対象画素データの各々の空間積和演算を少ない乗算
器で比較的高速に求めることができる装置を提供するこ
とにある。
本発明は上記目的を達成するために、一例として第１図
に示すように以下の通りの構成を有する。即ち、第１図
を参照して、 フレームメモリ（10）に記憶された画像データの複数個
の処理対象画素データの各々の空間積和演算を、予め係
数メモリ（12）に記憶されたＮ行Ｎ列の荷重係数を用い
て行なう装置において、 Ｎ個の段数を有する第１のシフトレジスタ（11）と、 Ｎ個の荷重係数がセットされるＮ個のレジスタと（131
〜13n）、 前記第１のシフトレジスタ（11）の各段（111〜11n）の
出力と対応する前記レジスタ（131〜13n）の出力を乗算
するＮ個の乗算器（141〜14n）と、 該Ｎ個の乗算器（141〜14n）の出力を加算する第１の加
算器（15）と、 前記フレームメモリ（10）の行方向の処理対象画素デー
タ数に等しい段数を有する第２のシフトレジスタ（17）
と、 前記第１の加算器（15）の出力と前記第２のシフトレジ
スタ（17）の出力とを加算しその加算結果を前記第２の
シフトレジスタ（17）に加える第２の加算器（16）と、 前記Ｎ個のレジスタ（131〜13n）へ前記係数メモリ（1
2）より１行分の荷重係数をセットすると共に該セット
した荷重係数に対応する前記フレームメモリ（10）の画
素データを前記第１のシフトレジスタ（11）へ順次入力
する制御を前記係数メモリ（12）の全ての画像データの
行について行ない、該制御が前記係数メモリ（12）の画
像データＮ行の最後の行について行なわれている間に前
記第２の加算器（16）から出力される画像データを１行
分の処理対象画素データの各々の空間積和演算結果とし
て得る制御回路（18）とを具備することを特徴とする空
間積和演算装置としての構成を有するものである。
に示すように以下の通りの構成を有する。即ち、第１図
を参照して、 フレームメモリ（10）に記憶された画像データの複数個
の処理対象画素データの各々の空間積和演算を、予め係
数メモリ（12）に記憶されたＮ行Ｎ列の荷重係数を用い
て行なう装置において、 Ｎ個の段数を有する第１のシフトレジスタ（11）と、 Ｎ個の荷重係数がセットされるＮ個のレジスタと（131
〜13n）、 前記第１のシフトレジスタ（11）の各段（111〜11n）の
出力と対応する前記レジスタ（131〜13n）の出力を乗算
するＮ個の乗算器（141〜14n）と、 該Ｎ個の乗算器（141〜14n）の出力を加算する第１の加
算器（15）と、 前記フレームメモリ（10）の行方向の処理対象画素デー
タ数に等しい段数を有する第２のシフトレジスタ（17）
と、 前記第１の加算器（15）の出力と前記第２のシフトレジ
スタ（17）の出力とを加算しその加算結果を前記第２の
シフトレジスタ（17）に加える第２の加算器（16）と、 前記Ｎ個のレジスタ（131〜13n）へ前記係数メモリ（1
2）より１行分の荷重係数をセットすると共に該セット
した荷重係数に対応する前記フレームメモリ（10）の画
素データを前記第１のシフトレジスタ（11）へ順次入力
する制御を前記係数メモリ（12）の全ての画像データの
行について行ない、該制御が前記係数メモリ（12）の画
像データＮ行の最後の行について行なわれている間に前
記第２の加算器（16）から出力される画像データを１行
分の処理対象画素データの各々の空間積和演算結果とし
て得る制御回路（18）とを具備することを特徴とする空
間積和演算装置としての構成を有するものである。
本発明の作用を３行×３列の空間積和演算を例にして説
明する。この場合、第１のシフトレジスタ11は３段で構
成され、３個のレジスタ131〜133（但し133は図示せ
ず）が使用される。また、フレームメモリ10に例えば第
２図に示すような順序で合計256×256個の画素データF
x,yが配列され、第２行目〜第254行目までの画素データ
を処理対象とし、荷重係数Wi,jは第７図に示すように配
列されているとする。
明する。この場合、第１のシフトレジスタ11は３段で構
成され、３個のレジスタ131〜133（但し133は図示せ
ず）が使用される。また、フレームメモリ10に例えば第
２図に示すような順序で合計256×256個の画素データF
x,yが配列され、第２行目〜第254行目までの画素データ
を処理対象とし、荷重係数Wi,jは第７図に示すように配
列されているとする。
最初、３個のレジスタ131〜133にW3,1,W2,1,W1,1がセッ
トされ、第１のシフトレジスタ11の第２段目にF0,0が、
第１段目にF1,0がセットされる。その結果、第１の加算
器15の出力は、F0,1の第１演算結果となり、最初の１行
の処理中第２の加算器16は第２のシフトレジスタの出力
を加算しないよう構成されているので、F0,1の第１演算
結果が第２のシフトレジスタ17に入力される。
トされ、第１のシフトレジスタ11の第２段目にF0,0が、
第１段目にF1,0がセットされる。その結果、第１の加算
器15の出力は、F0,1の第１演算結果となり、最初の１行
の処理中第２の加算器16は第２のシフトレジスタの出力
を加算しないよう構成されているので、F0,1の第１演算
結果が第２のシフトレジスタ17に入力される。
次いで、第１のシフトレジスタ11の第１段目にF2,0が入
力され、第２段目には第１段目の内容が、第３段目には
第２段目の内容がそれぞれシフト入力される。この結
果、加算器16の出力は、F1,1の第１演算結果となり、こ
れが第２のシフトレジスタ17に入力される。
力され、第２段目には第１段目の内容が、第３段目には
第２段目の内容がそれぞれシフト入力される。この結
果、加算器16の出力は、F1,1の第１演算結果となり、こ
れが第２のシフトレジスタ17に入力される。
以後、F3,0〜F255,0と最後に例えば０が順々に第１のシ
フトレジスタ11の第１段目に入力されることにより、第
２のシフトレジスタ17には、F0,1〜F255,1の第１演算結
果がセットされる。
フトレジスタ11の第１段目に入力されることにより、第
２のシフトレジスタ17には、F0,1〜F255,1の第１演算結
果がセットされる。
次に、第２の加算器16の加算動作を開始させると共に、
３個のレジスタ131〜133にW3,2,W2,2,W1,2をセットし、
第１のシフトレジスタ11の第２段目にF0,1、第１段目に
F1,1をそれぞれセットすると、第１の加算器15の出力は
F0,1の第２演算結果となり、第２の加算器16において第
２のシフトレジスタ17にセットされていたF0,1の第１演
算結果と加算され、この加算値が再び第２のシフトレジ
スタ17に戻される。このような操作が第１行目の画素デ
ータ全てについて行なわれると、第２のシフトレジスタ
17の内容は、F0,1〜F255,1の第１演算結果と第２演算結
果の和となる。
３個のレジスタ131〜133にW3,2,W2,2,W1,2をセットし、
第１のシフトレジスタ11の第２段目にF0,1、第１段目に
F1,1をそれぞれセットすると、第１の加算器15の出力は
F0,1の第２演算結果となり、第２の加算器16において第
２のシフトレジスタ17にセットされていたF0,1の第１演
算結果と加算され、この加算値が再び第２のシフトレジ
スタ17に戻される。このような操作が第１行目の画素デ
ータ全てについて行なわれると、第２のシフトレジスタ
17の内容は、F0,1〜F255,1の第１演算結果と第２演算結
果の和となる。
次に、３個のレジスタ131〜133にW3,3,W2,3,W1,3をセッ
トし、第１のシフトレジスタ11の第１段目にF1,2、第２
段目にF0,2をセットすると、第１の加算器15の出力はF
0,1の第３演算結果となり、第２の加算器16において第
２のシフトレジスタ17にセットされていたF0,1の第1,第
２の演算結果の和と加算され、F0,1の空間積和演算結果
G0,1が制御回路18に入力される。同様に、第１のシフト
レジスタ11の第２段目に順次F2,2〜F255,2がシフト入力
されていくと、第２の加算器16からF0,1〜F255,1の空間
積和演算結果G0,1〜G255,1が得られる。
トし、第１のシフトレジスタ11の第１段目にF1,2、第２
段目にF0,2をセットすると、第１の加算器15の出力はF
0,1の第３演算結果となり、第２の加算器16において第
２のシフトレジスタ17にセットされていたF0,1の第1,第
２の演算結果の和と加算され、F0,1の空間積和演算結果
G0,1が制御回路18に入力される。同様に、第１のシフト
レジスタ11の第２段目に順次F2,2〜F255,2がシフト入力
されていくと、第２の加算器16からF0,1〜F255,1の空間
積和演算結果G0,1〜G255,1が得られる。
以上で、第１行目の画素データの各々の空間積和演算が
完了し、第２行目以後の画素データについても同様に行
なわれる。
完了し、第２行目以後の画素データについても同様に行
なわれる。
第３図は本発明の実施例の要部ブロック図であり、256
×256個の画素データを記憶する第１のフレームメモリ2
0に記憶された第１行目〜第254行目の各画素データに対
し、３行×３列の空間積和演算を行ない、その結果を第
２のフレームメモリ21の対応するアドレスに記憶する例
を示す。
×256個の画素データを記憶する第１のフレームメモリ2
0に記憶された第１行目〜第254行目の各画素データに対
し、３行×３列の空間積和演算を行ない、その結果を第
２のフレームメモリ21の対応するアドレスに記憶する例
を示す。
同図において、第1,第２のフレームメモリ20,21は256行
×256列のアドレスを有し、高速データバス24につなが
るデータ入出力端子DI/O,マルチプレクサ29の出力につ
ながるアドレス端子ADRとチップセレクト端子CE,メモリ
リード／ライトコントロール回路27につながるライトイ
ネーブル端子WE1，WE2とアウトプットイネーブル端子OE
1，OE2とを有する。端子WE1，WE2が“1"となったときア
ドレス端子の入力で指定されるアドレスにデータ入出力
端子DI/Oのデータ（例えば８ビット）を記憶し、OE1，O
E2が“1"のとき指定されたアドレスのデータを高速デー
タバス24に出力する。
×256列のアドレスを有し、高速データバス24につなが
るデータ入出力端子DI/O,マルチプレクサ29の出力につ
ながるアドレス端子ADRとチップセレクト端子CE,メモリ
リード／ライトコントロール回路27につながるライトイ
ネーブル端子WE1，WE2とアウトプットイネーブル端子OE
1，OE2とを有する。端子WE1，WE2が“1"となったときア
ドレス端子の入力で指定されるアドレスにデータ入出力
端子DI/Oのデータ（例えば８ビット）を記憶し、OE1，O
E2が“1"のとき指定されたアドレスのデータを高速デー
タバス24に出力する。
レジスタ33〜35は第１のシフトレジスタを構成し、レジ
スタ33が第１段目，レジスタ34が第２段目，レジスタ35
が第３段目である。第１段目のレジスタ33に第１のフレ
ームメモリ20から読出された画素データがセットされ、
シフトクロックSCLK1によって順次第２段目，第３段目
のレジスタ34,35にシフトされる。これらレジスタ33〜3
5の出力は乗算器43〜45の一方の入力に加えられる。な
お、CLREGはレジスタ33〜35の内容を“0"にするための
クリア信号である。
スタ33が第１段目，レジスタ34が第２段目，レジスタ35
が第３段目である。第１段目のレジスタ33に第１のフレ
ームメモリ20から読出された画素データがセットされ、
シフトクロックSCLK1によって順次第２段目，第３段目
のレジスタ34,35にシフトされる。これらレジスタ33〜3
5の出力は乗算器43〜45の一方の入力に加えられる。な
お、CLREGはレジスタ33〜35の内容を“0"にするための
クリア信号である。
係数メモリ22は、第７図に示したような荷重係数Wi,jを
記憶するRAMであり、そのデータ入出力端子DI/Oはデー
タトランスミッタ／レシーバ28を介してメインCPU26の
システムデータバス（SDB）につながると共にレジスタ3
6〜38に接続される。また、アドレス端子ADRとチップセ
レクト端子CE1，CE2はマルチプレクサ39に接続され、ラ
イトイネーブル端子WE1，WE2及びアウトプットイネーブ
ル端子OE1，OE2はメモリリード／ライトコントロール回
路27に接続される。
記憶するRAMであり、そのデータ入出力端子DI/Oはデー
タトランスミッタ／レシーバ28を介してメインCPU26の
システムデータバス（SDB）につながると共にレジスタ3
6〜38に接続される。また、アドレス端子ADRとチップセ
レクト端子CE1，CE2はマルチプレクサ39に接続され、ラ
イトイネーブル端子WE1，WE2及びアウトプットイネーブ
ル端子OE1，OE2はメモリリード／ライトコントロール回
路27に接続される。
レジスタ36〜38は、係数メモリ22から読出された荷重係
数Wi,jをロードコントロール信号L1〜L3のタイミングで
記憶するレジスタであり、各出力は乗算器43〜45の他方
の入力に加えられる。
数Wi,jをロードコントロール信号L1〜L3のタイミングで
記憶するレジスタであり、各出力は乗算器43〜45の他方
の入力に加えられる。
乗算器43,44は、入力された二つのデータを乗算し、そ
の結果を加算器46に加え、加算器46はこれを加算しその
結果を加算器47の一方の入力に加える。加算器47の他方
の入力には乗算器45の出力が加えられ、両者の加算値が
加算器47で求められて加算器48に加えられる。この加算
器46,47が第１の加算器を構成する。
の結果を加算器46に加え、加算器46はこれを加算しその
結果を加算器47の一方の入力に加える。加算器47の他方
の入力には乗算器45の出力が加えられ、両者の加算値が
加算器47で求められて加算器48に加えられる。この加算
器46,47が第１の加算器を構成する。
加算器48は第２の加算器を構成し、加算器47の出力とア
ンド回路50の出力とを加算した結果を、第２のシフトレ
ジスタを構成するシフトレジスタ49に入力すると共に、
データトランスミッタ40を介して高速データバス24に送
出する。
ンド回路50の出力とを加算した結果を、第２のシフトレ
ジスタを構成するシフトレジスタ49に入力すると共に、
データトランスミッタ40を介して高速データバス24に送
出する。
シフトレジスタ49は、この実施例の場合、256画素デー
タ分の段数を有し、シフトクロックSCLK2が加わる毎に
内容を右方向に一つだけシフトし、このシフトの結果出
力されたデータはアンド回路50を介して加算器48の他方
の入力に加えられる。また、シフトクロックSCLK2が加
わると加算器48の出力を入力する。
タ分の段数を有し、シフトクロックSCLK2が加わる毎に
内容を右方向に一つだけシフトし、このシフトの結果出
力されたデータはアンド回路50を介して加算器48の他方
の入力に加えられる。また、シフトクロックSCLK2が加
わると加算器48の出力を入力する。
メインCPU26は、システムデータバス51と、システムア
ドレスバス（SAB）52を有し、システムデータバス51は
データトランスミッタ／レシーバ25,28を介して高速デ
ータバス24,係数メモリ22に接続されると共に、マイク
ロプログラムコントローラ42の制御を行なうコマンド・
スタート／ストップ制御回路41に接続され、システムア
ドレスバス52はマルチプレクサ29,39に接続される。ま
た、メインCPU26からメモリリード／ライトコントロー
ル回路27へリードライトコントロール信号R/Wが送出さ
れ、マイクロプログラムコントローラ42から処理の終了
を示す信号ｆを受ける。
ドレスバス（SAB）52を有し、システムデータバス51は
データトランスミッタ／レシーバ25,28を介して高速デ
ータバス24,係数メモリ22に接続されると共に、マイク
ロプログラムコントローラ42の制御を行なうコマンド・
スタート／ストップ制御回路41に接続され、システムア
ドレスバス52はマルチプレクサ29,39に接続される。ま
た、メインCPU26からメモリリード／ライトコントロー
ル回路27へリードライトコントロール信号R/Wが送出さ
れ、マイクロプログラムコントローラ42から処理の終了
を示す信号ｆを受ける。
マイクロプログラムコントローラ42は、空間積和演算の
制御を行なうもので、次のような内容の信号を周辺回路
へ送出する。
制御を行なうもので、次のような内容の信号を周辺回路
へ送出する。
信号a;ビデオデジタイザ23によるビデオ信号の取り込み
指令 信号b;アドレスカウンタ32のスタートアドレスロード，
アドレスカウンタ32内のＸ（行）カウンタ,Y（列）カウ
ンタのカウントアップを制御するための信号 信号c;アドレスオフセットデータメモリ31の制御信号 信号d;マルチプレクサ29,39の切換信号 信号e;メモリリード／ライトコントロール回路27への制
御信号 信号f;制御回路41から与えられた処理が終了したことを
メインCPU26に通知する信号 信号L1〜L3;レジスタ36〜38のロードコントロール信号 信号m;アンド回路50のゲート信号で、第１演算中のみ
“0"となってアンド回路50を閉じる 信号SCLK1;レジスタ33〜35のシフトクロック 信号CLREG;レジスタ33〜35のクリア信号 また、マイクロプログラムコントローラ42は次の信号を
受信する。
指令 信号b;アドレスカウンタ32のスタートアドレスロード，
アドレスカウンタ32内のＸ（行）カウンタ,Y（列）カウ
ンタのカウントアップを制御するための信号 信号c;アドレスオフセットデータメモリ31の制御信号 信号d;マルチプレクサ29,39の切換信号 信号e;メモリリード／ライトコントロール回路27への制
御信号 信号f;制御回路41から与えられた処理が終了したことを
メインCPU26に通知する信号 信号L1〜L3;レジスタ36〜38のロードコントロール信号 信号m;アンド回路50のゲート信号で、第１演算中のみ
“0"となってアンド回路50を閉じる 信号SCLK1;レジスタ33〜35のシフトクロック 信号CLREG;レジスタ33〜35のクリア信号 また、マイクロプログラムコントローラ42は次の信号を
受信する。
信号ａ′；ビデオデジタイザからのサンプリング中とサ
ンプリング終了を示す信号 信号ｂ′；アドレスカウンタ32のＸカウンタ,Yカウンタ
が所定値になったことを示す信号 また、第３図において、ビデオデジタイザ23は、図示し
ないITV等のカメラからのビデオ信号を所定の周期でサ
ンプリングして得た画素データを高速データバス24に送
出する。このようなサンプリング動作は、マイクロプロ
グラムコントローラ42からのビデオ信号取り込み指令ａ
が送出されたとき行なわれ、サンプリング期間中はその
旨およびサンプリング終了時はその旨を示す信号ａ′を
コントローラ42へ送出する。
ンプリング終了を示す信号 信号ｂ′；アドレスカウンタ32のＸカウンタ,Yカウンタ
が所定値になったことを示す信号 また、第３図において、ビデオデジタイザ23は、図示し
ないITV等のカメラからのビデオ信号を所定の周期でサ
ンプリングして得た画素データを高速データバス24に送
出する。このようなサンプリング動作は、マイクロプロ
グラムコントローラ42からのビデオ信号取り込み指令ａ
が送出されたとき行なわれ、サンプリング期間中はその
旨およびサンプリング終了時はその旨を示す信号ａ′を
コントローラ42へ送出する。
アドレスカウンタ32は、ＸカウンタとＹカウンタを有
し、その出力X,Yは加算器30に加えられ、ここでアドレ
スオフセットデータメモリ31からのオフセットアドレス
ΔX,ΔＹと加算され、Ｘ＋ΔX,Y＋ΔＹがマルチプレク
サ29を介して第1,第２のフレームメモリ20,21のアドレ
ス端子ADRとチップセレクト端子CE1，CE2に加えられ
る。なお、加算器30は加算値が256になると０を出力す
る。
し、その出力X,Yは加算器30に加えられ、ここでアドレ
スオフセットデータメモリ31からのオフセットアドレス
ΔX,ΔＹと加算され、Ｘ＋ΔX,Y＋ΔＹがマルチプレク
サ29を介して第1,第２のフレームメモリ20,21のアドレ
ス端子ADRとチップセレクト端子CE1，CE2に加えられ
る。なお、加算器30は加算値が256になると０を出力す
る。
次に本実施例の動作を場合を分けて説明する。
〔第１のフレームメモリ20への処理対象画素データの取
り込み〕 例えばカメラの視野内に処理対象となる物体を置いて撮
像状態とした後、メインCPU26から制御回路41を介して
マイクロプログラムコントローラ42へ処理対象画素デー
タの取り込みを指令すると、コントローラ42は、信号ｂ
によりアドレスカウンタ32のＸカウンタ,Yカウンタをそ
れぞれ零にクリアすると共に信号ｃによりオフセットア
ドレスΔX,ΔＹを共に零にし、信号ｄによりマルチプレ
クサ29を加算器30側に切換える。そして、ビデオデジタ
イザ23に信号ａによりビデオ信号の取り込みを指令す
る。
り込み〕 例えばカメラの視野内に処理対象となる物体を置いて撮
像状態とした後、メインCPU26から制御回路41を介して
マイクロプログラムコントローラ42へ処理対象画素デー
タの取り込みを指令すると、コントローラ42は、信号ｂ
によりアドレスカウンタ32のＸカウンタ,Yカウンタをそ
れぞれ零にクリアすると共に信号ｃによりオフセットア
ドレスΔX,ΔＹを共に零にし、信号ｄによりマルチプレ
クサ29を加算器30側に切換える。そして、ビデオデジタ
イザ23に信号ａによりビデオ信号の取り込みを指令す
る。
これに応じてビデオデジタイザ23は、ビデオ信号の有効
領域の始点（通常第１水平走査線の開始点）を検出し、
以後有効領域を所定の周期でサンプリングし、ディジタ
ルな画素データを高速データバス24に出力する。また、
サンプリング中であることを信号ａ′によりマイクロプ
ログラムコントローラ42へ通知する。コントローラ42は
この通知を受けると、所定の周期でアドレスカウンタ32
のＸカウンタをカウントアップすると共に、信号ｅによ
り第１のフレームメモリ20のリードイネーブル端子WE1
のレベルをコントロール回路27により制御させる。これ
により、ビデオデジタイザ23から高速データバス24に送
出された画素データは１画素ずつ第１のフレームメモリ
20の0,0番地から順次記憶されていく。１行分の画素デ
ータが第１のフレームメモリ20に記憶されると、アドレ
スカウンタ32のＸカウンタはオーバフローするので信号
ｂ′によりコントローラ42がそれを検知すると、信号ｂ
によってＸカウンタを零にすると共にＹカウンタを＋１
だけカウントアップする。
領域の始点（通常第１水平走査線の開始点）を検出し、
以後有効領域を所定の周期でサンプリングし、ディジタ
ルな画素データを高速データバス24に出力する。また、
サンプリング中であることを信号ａ′によりマイクロプ
ログラムコントローラ42へ通知する。コントローラ42は
この通知を受けると、所定の周期でアドレスカウンタ32
のＸカウンタをカウントアップすると共に、信号ｅによ
り第１のフレームメモリ20のリードイネーブル端子WE1
のレベルをコントロール回路27により制御させる。これ
により、ビデオデジタイザ23から高速データバス24に送
出された画素データは１画素ずつ第１のフレームメモリ
20の0,0番地から順次記憶されていく。１行分の画素デ
ータが第１のフレームメモリ20に記憶されると、アドレ
スカウンタ32のＸカウンタはオーバフローするので信号
ｂ′によりコントローラ42がそれを検知すると、信号ｂ
によってＸカウンタを零にすると共にＹカウンタを＋１
だけカウントアップする。
最初の水平帰線期間が終り、再びサンプリング中を示す
信号ａがビデオデジタイザ23からコントローラ42に加え
られると、上述と同様な処理が行なわれ、第１のフレー
ムメモリ20の第１行目に画素データが記憶される。この
ような動作は、最終行まで行なわれ、最終行の最後にビ
デオデジタイザ23から取り込み終了を示す信号がコント
ローラ42に送出されると、コントローラ42は信号ｆによ
り処理対象画素データをフレームメモリ20に転送し終え
たことをメインCPU26に通知する。
信号ａがビデオデジタイザ23からコントローラ42に加え
られると、上述と同様な処理が行なわれ、第１のフレー
ムメモリ20の第１行目に画素データが記憶される。この
ような動作は、最終行まで行なわれ、最終行の最後にビ
デオデジタイザ23から取り込み終了を示す信号がコント
ローラ42に送出されると、コントローラ42は信号ｆによ
り処理対象画素データをフレームメモリ20に転送し終え
たことをメインCPU26に通知する。
以上の処理により第１のフレームメモリ20に記憶された
画素データとして、以後第２図に示す配置のデータを用
いる。
画素データとして、以後第２図に示す配置のデータを用
いる。
〔係数メモリ22への荷重係数の記憶〕 これは、画素データの鮮鋭化等の演算の目的に応じ、メ
インCPU26が係数メモリ22の内容を書換えることで行な
われる。
インCPU26が係数メモリ22の内容を書換えることで行な
われる。
以後、係数メモリ22には第７図に示すような荷重係数W
i,jが記憶されているものとする。
i,jが記憶されているものとする。
これは、メインCPU26から制御回路41を介してコントロ
ーラ42に空間積和演算の開始指令が発せられることによ
り開始される。
ーラ42に空間積和演算の開始指令が発せられることによ
り開始される。
第４図〜第６図は空間積和演算が行なわれているときの
第３図示装置各部の信号波形の一例を示すタイミングチ
ャートであり、第４図は開始時点から第１のフレームメ
モリ20の第１行目の画素データF0,1〜F255,1の第１演算
が終了するまでの期間、第５図は画素データF0,1〜F25
5,1の第２演算が終了するまでの期間、第６図は画素デ
ータF0,1〜F255,1の第３演算およびその空間積和演算
と、それに続く第２行以下の空間積和演算が行なわれて
いる期間のタイミングチャートである。
第３図示装置各部の信号波形の一例を示すタイミングチ
ャートであり、第４図は開始時点から第１のフレームメ
モリ20の第１行目の画素データF0,1〜F255,1の第１演算
が終了するまでの期間、第５図は画素データF0,1〜F25
5,1の第２演算が終了するまでの期間、第６図は画素デ
ータF0,1〜F255,1の第３演算およびその空間積和演算
と、それに続く第２行以下の空間積和演算が行なわれて
いる期間のタイミングチャートである。
（第４図参照） コントローラ42は、空間積和演算の開始が指令される
と、先ずマルチプレクサ29を加算器30側に切換え、マル
チプレクサ39をコントローラ42側に切換えた後、第４図
に示すように、レジスタ33〜35の内容を零にクリアし、
アンド回路50を閉じる。また、アドレスオフセットデー
タメモリ31の出力ΔＸを＋1,ΔＹを−１にする。そし
て、アドレスカウンタ32のＸカウンタの初期値として25
5をロードし、Ｙの初期値として１をロードし、このタ
イミングでシフトクロックSCLK1を１個出力すると共に
第１のフレームメモリ20をリードモードにする。これに
より、第１のフレームメモリ20のF0,0が読出されレジス
タ33にF0,0がセットされる。次に、Ｘカウンタの内容を
０にカウントアップすると共に、シフトクロックSCLK1
を出力してレジスタ34にF0,0を、レジスタ33にF1,0を記
憶させる。なお、この処理が完了するまでに、コントロ
ーラ42はレジスタ36〜38に第１演算用の荷重係数W3,1,W
2,1,W1,1をセットする。
と、先ずマルチプレクサ29を加算器30側に切換え、マル
チプレクサ39をコントローラ42側に切換えた後、第４図
に示すように、レジスタ33〜35の内容を零にクリアし、
アンド回路50を閉じる。また、アドレスオフセットデー
タメモリ31の出力ΔＸを＋1,ΔＹを−１にする。そし
て、アドレスカウンタ32のＸカウンタの初期値として25
5をロードし、Ｙの初期値として１をロードし、このタ
イミングでシフトクロックSCLK1を１個出力すると共に
第１のフレームメモリ20をリードモードにする。これに
より、第１のフレームメモリ20のF0,0が読出されレジス
タ33にF0,0がセットされる。次に、Ｘカウンタの内容を
０にカウントアップすると共に、シフトクロックSCLK1
を出力してレジスタ34にF0,0を、レジスタ33にF1,0を記
憶させる。なお、この処理が完了するまでに、コントロ
ーラ42はレジスタ36〜38に第１演算用の荷重係数W3,1,W
2,1,W1,1をセットする。
以上の操作を終えると、加算器47の出力にはF0,1の第１
演算結果が出力されることになるので、コントローラ42
はシフトクロックSCLK2を送出することにより、その結
果をシフトレジスタ49に取り込む。
演算結果が出力されることになるので、コントローラ42
はシフトクロックSCLK2を送出することにより、その結
果をシフトレジスタ49に取り込む。
次に、Ｘカウンタを＋１カウントアップし、レジスタ33
にF2,0を取り込むと共に、シフトクロックSCLK1を送出
してレジスタ33の内容をレジスタ34に、レジスタ34の内
容をレジスタ35にシフトする。このシフト完了により、
F1,1の第１演算が行なわれ、その結果がシフトクロック
SCLK2によってシフトレジスタ49に入力される。
にF2,0を取り込むと共に、シフトクロックSCLK1を送出
してレジスタ33の内容をレジスタ34に、レジスタ34の内
容をレジスタ35にシフトする。このシフト完了により、
F1,1の第１演算が行なわれ、その結果がシフトクロック
SCLK2によってシフトレジスタ49に入力される。
同様にしてレジスタ33にF3,0、レジスタ34にF2,0、レジ
スタ35にF1,0をセットし、このとき得られるF2,1の第１
演算結果をシフトクロックSCLK2によりシフトレジスタ4
9に入力する。
スタ35にF1,0をセットし、このとき得られるF2,1の第１
演算結果をシフトクロックSCLK2によりシフトレジスタ4
9に入力する。
以上の操作が繰返され、レジスタ33にF255,0、レジスタ
34にF254,0、レジスタ35にF253,0がセットされると、F2
54,1の第１演算が行なれ、これがシフトレジスタ49に入
力される。この入力が完了すると、アドレスオフセット
データΔＹを０にすると共にＸカウンタをカウントアッ
プすることによりレジスタ33にF0,1、レジスタ34にF25
5,0、レジスタ35にF254,0をセットし、F255,1の第１演
算を行なう。これが終了した時点でシフトレジスタ49に
はF0,1〜F255,1までの合計256画素データの第１演算結
果が記憶されることになる。
34にF254,0、レジスタ35にF253,0がセットされると、F2
54,1の第１演算が行なれ、これがシフトレジスタ49に入
力される。この入力が完了すると、アドレスオフセット
データΔＹを０にすると共にＸカウンタをカウントアッ
プすることによりレジスタ33にF0,1、レジスタ34にF25
5,0、レジスタ35にF254,0をセットし、F255,1の第１演
算を行なう。これが終了した時点でシフトレジスタ49に
はF0,1〜F255,1までの合計256画素データの第１演算結
果が記憶されることになる。
（第５図参照） Ｘカウンタの値が256（実際は０）になったことをコン
トローラ42が検出すると、コントローラ42は、レジスタ
36にW3,2、レジスタ37にW2,2、レジスタ38にW1,2をセッ
トし、アンド回路50を開いてシフトレジスタ49の出力を
加算器47に入力し、レジスタ33にF1,1、レジスタ34にF
0,1、レジスタ35にF255,0をセットする。このセット完
了によりF0,1の第２演算が行なわれて加算器47からその
結果が出力され、そのときシフトレジスタ49からはアン
ド回路50を介してF0,1の第１演算結果が出力されている
ので、加算器47の出力はF0,1の第１演算と第２演算の和
となり、これがシフトクロックSCLK2でシフトレジスタ4
9に入力される。
トローラ42が検出すると、コントローラ42は、レジスタ
36にW3,2、レジスタ37にW2,2、レジスタ38にW1,2をセッ
トし、アンド回路50を開いてシフトレジスタ49の出力を
加算器47に入力し、レジスタ33にF1,1、レジスタ34にF
0,1、レジスタ35にF255,0をセットする。このセット完
了によりF0,1の第２演算が行なわれて加算器47からその
結果が出力され、そのときシフトレジスタ49からはアン
ド回路50を介してF0,1の第１演算結果が出力されている
ので、加算器47の出力はF0,1の第１演算と第２演算の和
となり、これがシフトクロックSCLK2でシフトレジスタ4
9に入力される。
同様にしてレジスタ33にF2,1、レジスタ34にF1,1、レジ
スタ35にF0,1がセットされることによりF1,1の第２演算
と、第２演算の結果と第１演算の結果の加算が行なわ
れ、それがシフトレジスタ49に入力され、順次このよう
な動作が繰返され、レジスタ33にF255,1、レジスタ34に
F254,1、レジスタ35にF253,1がセットされると、F254,1
の第１演算と第２の演算の結果の和がシフトレジスタ49
にセットされる。ここで、コントローラ42はＸカウンタ
の値255になったことを検出してＸカウンタを０にカウ
ントアップして、アドレスオフセットデータΔＹを＋１
に変更し、レジスタ33にF0,2、レジスタ34にF255,1、レ
ジスタ35にF254,1をセットし、F255,1の第１演算と第２
演算の結果の和をシフトレジスタ49にセットする。この
セット完了時にはF0,1〜F255,1の第1,第２演算結果の和
がシフトレジスタ49に記憶される。
スタ35にF0,1がセットされることによりF1,1の第２演算
と、第２演算の結果と第１演算の結果の加算が行なわ
れ、それがシフトレジスタ49に入力され、順次このよう
な動作が繰返され、レジスタ33にF255,1、レジスタ34に
F254,1、レジスタ35にF253,1がセットされると、F254,1
の第１演算と第２の演算の結果の和がシフトレジスタ49
にセットされる。ここで、コントローラ42はＸカウンタ
の値255になったことを検出してＸカウンタを０にカウ
ントアップして、アドレスオフセットデータΔＹを＋１
に変更し、レジスタ33にF0,2、レジスタ34にF255,1、レ
ジスタ35にF254,1をセットし、F255,1の第１演算と第２
演算の結果の和をシフトレジスタ49にセットする。この
セット完了時にはF0,1〜F255,1の第1,第２演算結果の和
がシフトレジスタ49に記憶される。
（第６図参照） コントローラ42は、上記処理が終了すると、レジスタ36
にW3,3、レジスタ37にW2,3、レジスタ38にW1,3をセット
し、シフトクロックSCLK1を送出することにより、レジ
スタ33にF1,2、レジスタ34にF0,2、レジスタ35にF255,1
をセットする。これにより、加算器47の出力にF0,1の第
３演算結果が現れ、加算器48の出力にF0,1の空間積和演
算結果が現れる。そこで、コントローラ42は、加算器48
にF0,1の空間積和演算結果が現れたタイミングでアドレ
スオフセットデータΔＸを−1,ΔＹを０にし且つ第２の
フレームメモリ21のライトイネーブル端子WE2を“1"に
変更せしめることによりその空間積和演算結果G0,1を第
２フレームメモリ21の第１行目第０列の場所（F0,1に対
応する場所）に記憶する。
にW3,3、レジスタ37にW2,3、レジスタ38にW1,3をセット
し、シフトクロックSCLK1を送出することにより、レジ
スタ33にF1,2、レジスタ34にF0,2、レジスタ35にF255,1
をセットする。これにより、加算器47の出力にF0,1の第
３演算結果が現れ、加算器48の出力にF0,1の空間積和演
算結果が現れる。そこで、コントローラ42は、加算器48
にF0,1の空間積和演算結果が現れたタイミングでアドレ
スオフセットデータΔＸを−1,ΔＹを０にし且つ第２の
フレームメモリ21のライトイネーブル端子WE2を“1"に
変更せしめることによりその空間積和演算結果G0,1を第
２フレームメモリ21の第１行目第０列の場所（F0,1に対
応する場所）に記憶する。
この処理が完了すると、再びアドレスオフセットデータ
ΔX,ΔＹを共に＋１にし、Ｘカウンタを＋１カウントア
ップしてF1,1の空間積和演算を行ない、上述と同様にア
ドレスオフセットデータΔＸを−1,ΔＹを０にすると共
にライトイネーブル端子WE2を“1"にしてF1,1の空間積
和演算結果G1,1を第２のフレームメモリの第１行目第１
列に記憶する。このような処理はF255,1の空間積和演算
結果G255,1を第２のフレームメモリ21に記憶するまで繰
返され、この完了により、第１のフレームメモリ20の第
１行目の画素データに対する処理を全て終了する。但
し、G255,1を第２のフレームメモリに記憶する場所、Ｘ
アドレスカウンタは０を示すがΔＸが−１なので、Ｘ＋
ΔＸは255になる。
ΔX,ΔＹを共に＋１にし、Ｘカウンタを＋１カウントア
ップしてF1,1の空間積和演算を行ない、上述と同様にア
ドレスオフセットデータΔＸを−1,ΔＹを０にすると共
にライトイネーブル端子WE2を“1"にしてF1,1の空間積
和演算結果G1,1を第２のフレームメモリの第１行目第１
列に記憶する。このような処理はF255,1の空間積和演算
結果G255,1を第２のフレームメモリ21に記憶するまで繰
返され、この完了により、第１のフレームメモリ20の第
１行目の画素データに対する処理を全て終了する。但
し、G255,1を第２のフレームメモリに記憶する場所、Ｘ
アドレスカウンタは０を示すがΔＸが−１なので、Ｘ＋
ΔＸは255になる。
この処理の終了時にＸカウンタが０になると、コントロ
ーラ42は第１のフレームメモリ20の第２行目の処理を開
始する。即ち、先ずレジスタ33〜35の内容を零にクリア
し、アンド回路50を閉じ、アドレスオフセットデータΔ
Ｘを＋1,ΔＹを−１にし、Ｙカウンタを＋１カウントア
ップし、レジスタ33にF0,1をセットする。また、レジス
タ36にW3,1、レジスタW2,1、レジスタW1,1をセットし、
レジスタ33にF1,1をセットすると共にシフトクロックSC
LK1によってレジスタ34にF0,1をセットする。これによ
り、F0,2の第１演算が行なわれ、その結果が加算器47で
求められる。以下、第１行目と同様な処理により第２行
目およびそれに続く行の各画素データの空間積和演算が
行なわれる。
ーラ42は第１のフレームメモリ20の第２行目の処理を開
始する。即ち、先ずレジスタ33〜35の内容を零にクリア
し、アンド回路50を閉じ、アドレスオフセットデータΔ
Ｘを＋1,ΔＹを−１にし、Ｙカウンタを＋１カウントア
ップし、レジスタ33にF0,1をセットする。また、レジス
タ36にW3,1、レジスタW2,1、レジスタW1,1をセットし、
レジスタ33にF1,1をセットすると共にシフトクロックSC
LK1によってレジスタ34にF0,1をセットする。これによ
り、F0,2の第１演算が行なわれ、その結果が加算器47で
求められる。以下、第１行目と同様な処理により第２行
目およびそれに続く行の各画素データの空間積和演算が
行なわれる。
第１のフレームメモリ20の第254行目第255列目のF255,2
54についての空間積和演算が求められ、これが第２のフ
レームメモリ21の第254行目第255列に記憶されると、コ
ントローラ42は空間積和演算が終了したことを信号ｆに
よりメインCPU26に通知する。
54についての空間積和演算が求められ、これが第２のフ
レームメモリ21の第254行目第255列に記憶されると、コ
ントローラ42は空間積和演算が終了したことを信号ｆに
よりメインCPU26に通知する。
〔メインCPU26による空間積和演算結果の認識〕 メインCPU26から制御回路17を介してコントローラ19に
ストップ指令を入力すると、コントローラ19はマルチプ
レクサ29,39をシステムアドレスバス52側に切換える。
これによりメインCPU26は第２のフレームメモリ21に対
するアクセスが可能となり、データトランスミッタ／レ
シーバ25を介して第２のフレームメモリ21に記憶された
演算結果を読出して認識する。
ストップ指令を入力すると、コントローラ19はマルチプ
レクサ29,39をシステムアドレスバス52側に切換える。
これによりメインCPU26は第２のフレームメモリ21に対
するアクセスが可能となり、データトランスミッタ／レ
シーバ25を介して第２のフレームメモリ21に記憶された
演算結果を読出して認識する。
なお、以上の実施例では、３行×３列の空間積和演算を
行なう装置を示したが、本発明は、５行×５列,7行×７
列等の空間積和演算に対しても適用可能である。
行なう装置を示したが、本発明は、５行×５列,7行×７
列等の空間積和演算に対しても適用可能である。
以上説明したように、本発明によれば、Ｎ行XN列の空間
積和演算をＮ個の乗算器により実現できるので、装置コ
ストを抑えることができ且つ装置も小型にすることがで
きる。また、第１のシフトレジスタをシフトすることに
より或１行の画素データに対する空間積和演算の第１演
算を先ず行ない、次に第２演算，第３演算等を同一行の
画素データに対して行なうようにしたので、一つの画素
データの空間積和演算結果を求めてから次の画素データ
の空間積和演算結果を求める如く、画素単位で空間積和
演算を実行する場合より１フレー分の画素データを高速
に処理し得る効果もある。
積和演算をＮ個の乗算器により実現できるので、装置コ
ストを抑えることができ且つ装置も小型にすることがで
きる。また、第１のシフトレジスタをシフトすることに
より或１行の画素データに対する空間積和演算の第１演
算を先ず行ない、次に第２演算，第３演算等を同一行の
画素データに対して行なうようにしたので、一つの画素
データの空間積和演算結果を求めてから次の画素データ
の空間積和演算結果を求める如く、画素単位で空間積和
演算を実行する場合より１フレー分の画素データを高速
に処理し得る効果もある。
第１図は本発明の構成説明図、 第２図は本発明の作用の説明に用いる画素データの配列
を示す図、 第３図は本発明の実施例の要部ブロック図、 第４図〜第６図は空間積和演算が行なわれているときの
第３図示装置各部の信号波形の一例を示すタイミングチ
ャート、 第７図は３行×３列の空間積和演算の説明図、 第８図，第９図は従来の空間積和演算装置の説明図であ
る。 10;複数の画素データを記憶するフレームメモリ、11;第
１のシフトレジスタ、111〜11n；第１のシフトレジスタ
11の各段、12;荷重係数を記憶する係数メモリ、131〜13
n；荷重係数がセットされるレジスタ、141〜14n；乗算
器、15;第１の加算器、16;第２の加算器、17;第２のシ
フトレジスタ、18;制御回路
を示す図、 第３図は本発明の実施例の要部ブロック図、 第４図〜第６図は空間積和演算が行なわれているときの
第３図示装置各部の信号波形の一例を示すタイミングチ
ャート、 第７図は３行×３列の空間積和演算の説明図、 第８図，第９図は従来の空間積和演算装置の説明図であ
る。 10;複数の画素データを記憶するフレームメモリ、11;第
１のシフトレジスタ、111〜11n；第１のシフトレジスタ
11の各段、12;荷重係数を記憶する係数メモリ、131〜13
n；荷重係数がセットされるレジスタ、141〜14n；乗算
器、15;第１の加算器、16;第２の加算器、17;第２のシ
フトレジスタ、18;制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9364−5Ｌ Ｇ０６Ｆ 15/347 Ｍ (56)参考文献 特開 昭58−51376（ＪＰ，Ａ) 特開 昭51−141536（ＪＰ，Ａ)
Claims (1)
- 【請求項１】フレームメモリに記憶された画像データの
複数個の処理対象画素データの各々の空間積和演算を、
予め係数メモリに記憶されたＮ行Ｎ列の荷重係数を用い
て行なう装置において、 Ｎ個の段数を有する第１のシフトレジスタと、 Ｎ個の荷重係数がセットされるＮ個のレジスタと、 前記第１のシフトレジスタの各段の出力と対応する前記
レジスタの出力を乗算するＮ個の乗算器と、 該Ｎ個の乗算器の出力を加算する第１の加算器と、 前記フレームメモリの行方向の処理対象画素データ数に
等しい段数を有する第２のシフトレジスタと、 前記第１の加算器の出力と前記第２のシフトレジスタの
出力とを加算しその加算結果を前記第２のシフトレジス
タに加える第２の加算器と、 前記Ｎ個のレジスタへ前記係数メモリより１行分の荷重
係数をセットすると共に該セットした荷重係数に対応す
る前記フレームメモリの画素データを前記第１のシフト
レジスタへ順次入力する制御を前記の全ての画像データ
の行について行ない、該制御が画像データＮ行の最後の
行について行なわれている間に前記第２の加算器から出
力される画像データを１行分の処理対象画素データの各
々の空間積和演算結果として得る制御回路とを具備する ことを特徴とする空間積和演算装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083334A JPH0738217B2 (ja) | 1985-04-18 | 1985-04-18 | 空間積和演算装置 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP60083334A JPH0738217B2 (ja) | 1985-04-18 | 1985-04-18 | 空間積和演算装置 |
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Family Applications (1)
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|---|---|---|---|
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