JPH02234505A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
- Publication number
- JPH02234505A JPH02234505A JP5574589A JP5574589A JPH02234505A JP H02234505 A JPH02234505 A JP H02234505A JP 5574589 A JP5574589 A JP 5574589A JP 5574589 A JP5574589 A JP 5574589A JP H02234505 A JPH02234505 A JP H02234505A
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- JP
- Japan
- Prior art keywords
- gain control
- resistors
- circuit
- output
- terminal
- Prior art date
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- Pending
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- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラ集積回路により構成され、増幅器
の利得を制御する自動利得制御回路に関するものである
。
の利得を制御する自動利得制御回路に関するものである
。
従来、この種の自動利得制御回路では、差動増幅器を構
成する差動トランジスタ対の負荷抵抗により生成される
出力信号の最大ピーク値を検出し、その電圧と外部から
与えられる基準電圧とを比較し、比較結果にもとづいて
増幅器の利得を変化させる利得制御電圧を発生させてい
た。
成する差動トランジスタ対の負荷抵抗により生成される
出力信号の最大ピーク値を検出し、その電圧と外部から
与えられる基準電圧とを比較し、比較結果にもとづいて
増幅器の利得を変化させる利得制御電圧を発生させてい
た。
第３図にこのような従来の自動利得制御回路の一例を示
す。この回路は差動増幅器を構成する一対のトランジス
タ３０４． ３０４ （差動トランジスタ対）および定
電流源３０５を備え、各トランジスタのコレクタと各電
源端子３０９， ３１０との間にはそれぞれ負荷抵抗３
０６， ３０７が接続されている。これら負荷抵抗によ
って生じる出力信号、すなわち各トランジスタのコレク
タに生じる信号はピーク検出器３１２に入力され、その
最大ピーク値が検出される。比較回路３１３は検出され
た最大ピーク値と３１４から与えられる基準電圧とを比
較し、その結果を利得制御電圧として出力する。
す。この回路は差動増幅器を構成する一対のトランジス
タ３０４． ３０４ （差動トランジスタ対）および定
電流源３０５を備え、各トランジスタのコレクタと各電
源端子３０９， ３１０との間にはそれぞれ負荷抵抗３
０６， ３０７が接続されている。これら負荷抵抗によ
って生じる出力信号、すなわち各トランジスタのコレク
タに生じる信号はピーク検出器３１２に入力され、その
最大ピーク値が検出される。比較回路３１３は検出され
た最大ピーク値と３１４から与えられる基準電圧とを比
較し、その結果を利得制御電圧として出力する。
例えば入力端子３０１， ３０２間に正弦波信号が入力
されると、各トランジスタのコレクタ、従って出力端子
３１５， ３１７には、第４図に示すように、それぞれ
信号Ａ，Ｂが生成される．そしてピーク検出器３１２は
各トランジスタのコレクタに生じる信号の最大ピーク値
を検出するので、その出力電圧はＣとなる。比較器３１
３はこの出力電圧Ｃと端子３１４から与えられる基準電
圧Ｄとを比較し、結果を利得制御電圧として端子３１６
から出力する。
されると、各トランジスタのコレクタ、従って出力端子
３１５， ３１７には、第４図に示すように、それぞれ
信号Ａ，Ｂが生成される．そしてピーク検出器３１２は
各トランジスタのコレクタに生じる信号の最大ピーク値
を検出するので、その出力電圧はＣとなる。比較器３１
３はこの出力電圧Ｃと端子３１４から与えられる基準電
圧Ｄとを比較し、結果を利得制御電圧として端子３１６
から出力する。
このように従来の自動利得制御回路では、差動増幅器の
出力信号の最大ピーク値を、差動増幅器とは独立に生成
され、外部から与えられる基準電圧と比較し、その結果
にもとづいて利得制御電圧を発生するので、最大ピーク
値と基準電圧との絶対精度が確保されず、利得制御の精
度および安定性の点で問題がある。
出力信号の最大ピーク値を、差動増幅器とは独立に生成
され、外部から与えられる基準電圧と比較し、その結果
にもとづいて利得制御電圧を発生するので、最大ピーク
値と基準電圧との絶対精度が確保されず、利得制御の精
度および安定性の点で問題がある。
本発明の目的は、このような問題を解決し、差動増幅器
より生成した電圧を基準電圧とすることにより利得制御
の精度および安定性を確保した自動利得制御回路を提供
することにある。
より生成した電圧を基準電圧とすることにより利得制御
の精度および安定性を確保した自動利得制御回路を提供
することにある。
本発明は、バイポーラ集積回路により構成され、増幅器
の利得を制御する利得制御電圧を差動増幅器を構成する
差動トランジスタ対の出力信号により生成する自動利得
制御回路において、直列に接続された抵抗値が等しい２
つの抵抗からなる第１および第２の負荷抵抗を、前記差
動トランジスタ対のそれぞれの負荷抵抗とし、前記差動
トランジスタ対の出力信号を加算して出力する加算手段
と、 前記第１の負荷抵抗を構成する２つの抵抗の接続点と前
記第２の負荷抵抗を構成する２つの抵抗の接続点とに生
じる信号の最小ピーク値を検出して出力するピーク検出
回路と、 このピーク検出回路の出力と前記加算手段の出力とを比
較し、比較結果にもとづいて前記利得制ＩＩｌ電圧を出
力する比較回路とを備えたことを特徴とする。
の利得を制御する利得制御電圧を差動増幅器を構成する
差動トランジスタ対の出力信号により生成する自動利得
制御回路において、直列に接続された抵抗値が等しい２
つの抵抗からなる第１および第２の負荷抵抗を、前記差
動トランジスタ対のそれぞれの負荷抵抗とし、前記差動
トランジスタ対の出力信号を加算して出力する加算手段
と、 前記第１の負荷抵抗を構成する２つの抵抗の接続点と前
記第２の負荷抵抗を構成する２つの抵抗の接続点とに生
じる信号の最小ピーク値を検出して出力するピーク検出
回路と、 このピーク検出回路の出力と前記加算手段の出力とを比
較し、比較結果にもとづいて前記利得制ＩＩｌ電圧を出
力する比較回路とを備えたことを特徴とする。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明による自動利得制御回路の一実施例を示
す回路図である。この回路はバイポーラ集積回路による
自動利得制御回路であり、トランジスタ１０３， １０
４は差動トランジスタ対を構成し、定電流源１０５なら
びに抵抗１０７， １０８， １１０． １１１と共に
差動増幅器を構成している。そして、各トランジスタの
エミッタは共に接続され、定電流ｉｔｏｓを通じて電源
端子１０６に接続され、ベースはそれぞれ入力端子１０
１． １０２に接続されている。抵抗１０７．１０８の
抵抗値は互いに等し《、その直列回路を通じてトランジ
スタ１０３のコレクタは電源端子１１３に接続されてい
る。また、抵抗ｔｔｏ． ｔｔｔの抵抗値も互いに等し
く、その直列回路を通じてトランジスタ１０４のコレク
タは電源端子１１４に接続されている．各トランジスタ
のコレクタはまたそれぞれ出力端子１１９． １２１に
接続されている。
す回路図である。この回路はバイポーラ集積回路による
自動利得制御回路であり、トランジスタ１０３， １０
４は差動トランジスタ対を構成し、定電流源１０５なら
びに抵抗１０７， １０８， １１０． １１１と共に
差動増幅器を構成している。そして、各トランジスタの
エミッタは共に接続され、定電流ｉｔｏｓを通じて電源
端子１０６に接続され、ベースはそれぞれ入力端子１０
１． １０２に接続されている。抵抗１０７．１０８の
抵抗値は互いに等し《、その直列回路を通じてトランジ
スタ１０３のコレクタは電源端子１１３に接続されてい
る。また、抵抗ｔｔｏ． ｔｔｔの抵抗値も互いに等し
く、その直列回路を通じてトランジスタ１０４のコレク
タは電源端子１１４に接続されている．各トランジスタ
のコレクタはまたそれぞれ出力端子１１９． １２１に
接続されている。
抵抗１１６． １１７は加算手段を構成し、それらの一
端はそれぞれトランジスタ１０３． １０４のコレクタ
に接続され、他端は共に比較器１１８の一方の入力端子
に接続されている．一方、ピーク検出器１１５の２つの
入力端子はそれぞれ抵抗１０７， １０８の接続点およ
び抵抗１１０， １１１の接続点に接続され、出力端子
は比較器１１８のもう一方の入力端子に接続されテイる
。そして、比較器１１８はその２つの入力Ｄ８子に入力
される信号を比較し、結果を利得制御電圧として端子１
２０から出力する． 次に、入力鴎子１０１と１０２との間に正弦波信号が入
力された場合を例に、第２図の波形図を用いて動作を説
明する。入力端子１０１， １０２間に正弦波信号が入
力されると、トランジスタ１０３． １０４のコレクタ
、従って端子１１９． １２１にはそれぞれ信号ａ，ｂ
が生成される。加算手段で為も抵抗１１６． １１７は
これらの信号を加算するが、その結果は信号ａ，ｂの直
流電位に等しい電圧ｅとなり、これが基準電圧として比
較器１１８に入力される。
端はそれぞれトランジスタ１０３． １０４のコレクタ
に接続され、他端は共に比較器１１８の一方の入力端子
に接続されている．一方、ピーク検出器１１５の２つの
入力端子はそれぞれ抵抗１０７， １０８の接続点およ
び抵抗１１０， １１１の接続点に接続され、出力端子
は比較器１１８のもう一方の入力端子に接続されテイる
。そして、比較器１１８はその２つの入力Ｄ８子に入力
される信号を比較し、結果を利得制御電圧として端子１
２０から出力する． 次に、入力鴎子１０１と１０２との間に正弦波信号が入
力された場合を例に、第２図の波形図を用いて動作を説
明する。入力端子１０１， １０２間に正弦波信号が入
力されると、トランジスタ１０３． １０４のコレクタ
、従って端子１１９． １２１にはそれぞれ信号ａ，ｂ
が生成される。加算手段で為も抵抗１１６． １１７は
これらの信号を加算するが、その結果は信号ａ，ｂの直
流電位に等しい電圧ｅとなり、これが基準電圧として比
較器１１８に入力される。
また、抵抗１０７， １０８の接続点および抵抗ＩＩＯ
，１１１の接続点にはそれぞれ信号ｃ，ｄが生成されて
おり、それらの振蝋は、抵抗１０７， １０８および抵
抗１１０． １１１はそれぞれ抵抗値が等しいので、信
号ａ，ｂの半分となっている。また、信号ｃ，ｄの直流
電位は、信号ａ，ｂの直流電位より、信号ａ，ｂの振幅
の半値分だけ上方にシフトしており、信号ｃ，ｄはこの
電位を中心に振れている。
，１１１の接続点にはそれぞれ信号ｃ，ｄが生成されて
おり、それらの振蝋は、抵抗１０７， １０８および抵
抗１１０． １１１はそれぞれ抵抗値が等しいので、信
号ａ，ｂの半分となっている。また、信号ｃ，ｄの直流
電位は、信号ａ，ｂの直流電位より、信号ａ，ｂの振幅
の半値分だけ上方にシフトしており、信号ｃ，ｄはこの
電位を中心に振れている。
一方、ピーク検出器１１５は抵抗１０７． １０８の接
続点と抵抗１１０， １１１の接続点とに生じる信号信
号Ｃ．ｄの最小ピーク値を検出し、比較器１１８に出力
する。なお、第２図の場合には検出した最小ピーク値は
電圧ｅに一致している。比較器１１８は加算手段からの
基準電圧ｅと、ピーク検出器１１５からの電圧とを比較
し、それらの差を利得制御電圧として、出力端子１２０
から出力する。
続点と抵抗１１０， １１１の接続点とに生じる信号信
号Ｃ．ｄの最小ピーク値を検出し、比較器１１８に出力
する。なお、第２図の場合には検出した最小ピーク値は
電圧ｅに一致している。比較器１１８は加算手段からの
基準電圧ｅと、ピーク検出器１１５からの電圧とを比較
し、それらの差を利得制御電圧として、出力端子１２０
から出力する。
また、例えば入力信号の振幅が第２図の場合より小さ《
なると、信号ａ，ｂの振幅も小さくなるが、信号ａ，ｂ
の直流電位は変化しないので、基準電圧ｅは変化しない
。一方、このとき信号Ｃ，ｄの振幅は信号ａ，ｂと同様
に小さくなり、その直流電位は変化しないが最小ピーク
値は上昇するので、基準電圧ｅと最小ピーク値とに差が
生じ、比較器１１８はその差を利得制御電圧として出力
する。
なると、信号ａ，ｂの振幅も小さくなるが、信号ａ，ｂ
の直流電位は変化しないので、基準電圧ｅは変化しない
。一方、このとき信号Ｃ，ｄの振幅は信号ａ，ｂと同様
に小さくなり、その直流電位は変化しないが最小ピーク
値は上昇するので、基準電圧ｅと最小ピーク値とに差が
生じ、比較器１１８はその差を利得制御電圧として出力
する。
このように本発明の自動利得制御回路では、信号レベル
を検出するための差動増幅器から、信号レベルを比較す
るための基準電圧を生成する。従って、例えば差動増幅
器の電源電圧が変化して出力信号の直流電位が変化して
も、基準電圧も同様に変化し、出力信号の直流電位と基
準電圧との相対的な関係は一定に保たれ、利得制御の精
度および安定性が確保される。
を検出するための差動増幅器から、信号レベルを比較す
るための基準電圧を生成する。従って、例えば差動増幅
器の電源電圧が変化して出力信号の直流電位が変化して
も、基準電圧も同様に変化し、出力信号の直流電位と基
準電圧との相対的な関係は一定に保たれ、利得制御の精
度および安定性が確保される。
以上説明したように本発明は、バイポーラ集積回路によ
り構成され、増幅器の利得を制御する利得制御電圧を差
動増幅器を構成する差動トランジスタ対の出力信号によ
り生成する自動利得制御回路において、直列に接続され
た抵抗値が等しい２つの抵抗からなる第１および第２の
負荷抵抗を、差動トランジスタ対のそれぞれの負荷抵抗
とし、差動トランジスタ対の出力信号を加算して出力す
る加算手段と、第１の負荷抵抗を構成する２つの抵抗の
接続点と前記第２の負荷抵抗を構成する２つの抵抗の接
続点とに生じる信号の最小ピーク値を検出して出力する
ピーク検出回路と、このピーク検出回路の出力と加算手
段の出力とを比較し、比較結果にもとづいて利得制御電
圧を出力する比較回路とを備えている。
り構成され、増幅器の利得を制御する利得制御電圧を差
動増幅器を構成する差動トランジスタ対の出力信号によ
り生成する自動利得制御回路において、直列に接続され
た抵抗値が等しい２つの抵抗からなる第１および第２の
負荷抵抗を、差動トランジスタ対のそれぞれの負荷抵抗
とし、差動トランジスタ対の出力信号を加算して出力す
る加算手段と、第１の負荷抵抗を構成する２つの抵抗の
接続点と前記第２の負荷抵抗を構成する２つの抵抗の接
続点とに生じる信号の最小ピーク値を検出して出力する
ピーク検出回路と、このピーク検出回路の出力と加算手
段の出力とを比較し、比較結果にもとづいて利得制御電
圧を出力する比較回路とを備えている。
従って本発明の自動利得制御回路では、信号レベルを検
出するための差動増幅器から、信号レベルを比較するた
めの基準電圧を加算手段によって生成するので、例えば
差動増幅器の電源電圧が変化しても、基準電圧も同様に
変化するので、出力信号の直流電位と基準電圧との相対
的な関係は一定に保たれ、利得制御の精度および安定性
が確保される。
出するための差動増幅器から、信号レベルを比較するた
めの基準電圧を加算手段によって生成するので、例えば
差動増幅器の電源電圧が変化しても、基準電圧も同様に
変化するので、出力信号の直流電位と基準電圧との相対
的な関係は一定に保たれ、利得制御の精度および安定性
が確保される。
この回路ではまた、比較器に供給する基準電圧を内部で
発住するので、外部がら基準電圧を供給する必要がない
。
発住するので、外部がら基準電圧を供給する必要がない
。
第１図は本発明による自動利得制御回路の一実施例を示
す回路図、 第２図は第１図の自動利得制御回路の各部の信号を示す
波形図、 第３図は従来の自動利得制御回路の一例を示す回路図、 第４図は第３図の自動利得制御回路の各部の信号を示す
波形図である。 １０１， １０２・・・入力端子 １０３， １０４・・・トランジスタ １０５・・・定電流源 １０６， １１３， １１４・・・電源端子１０７．
１０８， １１０， １１１． １１６， １１７・・
・抵抗１１５・・・ピーク検出器 １１８・・・比較器 １１９， １２１． １２０・・・出力端子一２゜
す回路図、 第２図は第１図の自動利得制御回路の各部の信号を示す
波形図、 第３図は従来の自動利得制御回路の一例を示す回路図、 第４図は第３図の自動利得制御回路の各部の信号を示す
波形図である。 １０１， １０２・・・入力端子 １０３， １０４・・・トランジスタ １０５・・・定電流源 １０６， １１３， １１４・・・電源端子１０７．
１０８， １１０， １１１． １１６， １１７・・
・抵抗１１５・・・ピーク検出器 １１８・・・比較器 １１９， １２１． １２０・・・出力端子一２゜
Claims (1)
- （１）バイポーラ集積回路により構成され、増幅器の利
得を制御する利得制御電圧を差動増幅器を構成する差動
トランジスタ対の出力信号により生成する自動利得制御
回路において、 直列に接続された抵抗値が等しい２つの抵抗からなる第
１および第２の負荷抵抗を、前記差動トランジスタ対の
それぞれの負荷抵抗とし、 前記差動トランジスタ対の出力信号を加算して出力する
加算手段と、 前記第１の負荷抵抗を構成する２つの抵抗の接続点と前
記第２の負荷抵抗を構成する２つの抵抗の接続点とに生
じる信号の最小ピーク値を検出して出力するピーク検出
回路と、 このピーク検出回路の出力と前記加算手段の出力とを比
較し、比較結果にもとづいて前記利得制御電圧を出力す
る比較回路とを備えたことを特徴とする自動利得制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5574589A JPH02234505A (ja) | 1989-03-08 | 1989-03-08 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5574589A JPH02234505A (ja) | 1989-03-08 | 1989-03-08 | 自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02234505A true JPH02234505A (ja) | 1990-09-17 |
Family
ID=13007394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5574589A Pending JPH02234505A (ja) | 1989-03-08 | 1989-03-08 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02234505A (ja) |
-
1989
- 1989-03-08 JP JP5574589A patent/JPH02234505A/ja active Pending
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