JPH02235143A - ２ｎビット演算回路 - Google Patents
２ｎビット演算回路Info
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- JPH02235143A JPH02235143A JP1056928A JP5692889A JPH02235143A JP H02235143 A JPH02235143 A JP H02235143A JP 1056928 A JP1056928 A JP 1056928A JP 5692889 A JP5692889 A JP 5692889A JP H02235143 A JPH02235143 A JP H02235143A
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- bits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
２つの２ｎビットのバスより送られてきたデータを夫々
保持する２ｎビットの演算レジスタと、該演算レジスタ
の夫々の出力を入力して演算する２ｎビットの演算器と
、 該演算器の演算結果を保持する２ｎビットのサブアキュ
ムレータと、 該サブアキュムレー夕の保持するデータと、アキュムレ
ータの保持するデータを入力して演算を行い、演算結果
を該アキュムレータに保持させる（２ｎ＋２α）ビット
の演算器とを有する２ｎビット演算回路に関し、 ｎビットのデータの演算を行う場合並列に出来、効率の
良い２ｎビット演算回路の提供を目的とし、２ｎビット
の演算器を上位ｎビットの演算を行う上位ｎビット演算
器と、下位ｎビットの演算を行う下位ｎビット演算器に
分け、該下位ｎビット演算器のキャリーアウト端子と、
上位ｎビット演算器のキャリーイン端子間をゲートを介
して接続し、 又サブアキュムレー夕の上位ｎビットのデータはシフト
手段を介して（２ｎ＋２α）ビットの演算器に入力する
ようにしておき、 ２ｎビットの演算を行う時は、該ゲートをスルーにし、
又該シフト手段にてシフトせず、ｎビットの演算を行う
時は、２つの２ｎビットのバスの上位のｎビット，下位
のｎビットに夫々ｎビットのデータを入力し、且つ該ゲ
ートを禁止状態にし、又該シフト手段にてαビットシフ
トして該（２ｎ＋２α）ビットの演算器に入力するよう
に構成する． 〔産業上の利用分野〕 本発明は、ディジタル信号処理ＬＳＩ等に使用される演
算回路で、ｎビットのデータの演算と２ｎビットのデー
タの演算の両者を行う２ｎビット演算回路に関する。
保持する２ｎビットの演算レジスタと、該演算レジスタ
の夫々の出力を入力して演算する２ｎビットの演算器と
、 該演算器の演算結果を保持する２ｎビットのサブアキュ
ムレータと、 該サブアキュムレー夕の保持するデータと、アキュムレ
ータの保持するデータを入力して演算を行い、演算結果
を該アキュムレータに保持させる（２ｎ＋２α）ビット
の演算器とを有する２ｎビット演算回路に関し、 ｎビットのデータの演算を行う場合並列に出来、効率の
良い２ｎビット演算回路の提供を目的とし、２ｎビット
の演算器を上位ｎビットの演算を行う上位ｎビット演算
器と、下位ｎビットの演算を行う下位ｎビット演算器に
分け、該下位ｎビット演算器のキャリーアウト端子と、
上位ｎビット演算器のキャリーイン端子間をゲートを介
して接続し、 又サブアキュムレー夕の上位ｎビットのデータはシフト
手段を介して（２ｎ＋２α）ビットの演算器に入力する
ようにしておき、 ２ｎビットの演算を行う時は、該ゲートをスルーにし、
又該シフト手段にてシフトせず、ｎビットの演算を行う
時は、２つの２ｎビットのバスの上位のｎビット，下位
のｎビットに夫々ｎビットのデータを入力し、且つ該ゲ
ートを禁止状態にし、又該シフト手段にてαビットシフ
トして該（２ｎ＋２α）ビットの演算器に入力するよう
に構成する． 〔産業上の利用分野〕 本発明は、ディジタル信号処理ＬＳＩ等に使用される演
算回路で、ｎビットのデータの演算と２ｎビットのデー
タの演算の両者を行う２ｎビット演算回路に関する。
第３図は従来例の１６ビット演算回路のブロック図であ
る。
る。
この演算回路は１６ビット用に設計されており、１６ビ
ットのバス１１．１２より入力する１６ビットのデータ
は、セレクタ９．１０にてセレクトされて、例えばバス
１１のデータは１６ビット演算レジスタ１に，バスｌ２
のデータ，は１６ビット演算レジスタ２に保持されて、
１６ビットの演算器３に入力し演算され、結果のデータ
は１６ビットサブアキュムレータ４に保持される。
ットのバス１１．１２より入力する１６ビットのデータ
は、セレクタ９．１０にてセレクトされて、例えばバス
１１のデータは１６ビット演算レジスタ１に，バスｌ２
のデータ，は１６ビット演算レジスタ２に保持されて、
１６ビットの演算器３に入力し演算され、結果のデータ
は１６ビットサブアキュムレータ４に保持される。
サブアキュ．ムレータ４に保持されたデータは、２４ビ
ットのアキュムレータ５に保持されたデータと共に２４
ビットの演算器６に入力し演算され、演算結果は２４ビ
ットのアキュムレータ５に保持される． この場合、２４ビットのアキュムレータ５に保持される
データは、１６ビットのデータを複数累算を行い桁上げ
となり１６ビット以上となることがあるので、（ａ）に
示す如く２４ビットのアキュムレータとしてあり、又演
算器６も２４ビットの演算器としてある。
ットのアキュムレータ５に保持されたデータと共に２４
ビットの演算器６に入力し演算され、演算結果は２４ビ
ットのアキュムレータ５に保持される． この場合、２４ビットのアキュムレータ５に保持される
データは、１６ビットのデータを複数累算を行い桁上げ
となり１６ビット以上となることがあるので、（ａ）に
示す如く２４ビットのアキュムレータとしてあり、又演
算器６も２４ビットの演算器としてある。
〔発明が解決しようとする課題］
しかしながら、この演算回路で、８ビットのデータの演
算を行う場合は、演算回路が１６ビット用の為、１６ビ
ットの演算レジスタ１，２の上位８ビット、１６ビット
の演算器３の上位８ビットを演算する部分、１６ビット
のサブアキエ・ムレータ４の上位８ビット、２４ビット
の演算器６の上位１２ビットを演算する部分、及び２４
ビットのアキュムレータ５の上位１２ビットの部分は使
用されず効率の悪い問題点がある． 本発明は、ｎビットのデータの演算を行う場合、２つの
ｎビットのデータの演算を並列に出来効率の良い２ｎビ
ット演算回路の提供を目的としている。
算を行う場合は、演算回路が１６ビット用の為、１６ビ
ットの演算レジスタ１，２の上位８ビット、１６ビット
の演算器３の上位８ビットを演算する部分、１６ビット
のサブアキエ・ムレータ４の上位８ビット、２４ビット
の演算器６の上位１２ビットを演算する部分、及び２４
ビットのアキュムレータ５の上位１２ビットの部分は使
用されず効率の悪い問題点がある． 本発明は、ｎビットのデータの演算を行う場合、２つの
ｎビットのデータの演算を並列に出来効率の良い２ｎビ
ット演算回路の提供を目的としている。
第１図は本発明の原理ブロック図である．第１図に示す
如く、２つの２ｎビットのバスより送られてきたデータ
を夫々保持する２ｎビットの演算レジスタ１．２と、 該演算レジスタ１．２の夫々の出力を入力して演算する
２ｎビットの演算器３と、 該演算器３の演算結果を保持する２ｎビットのサブアキ
ュムレータ４と、 該サブアキュムレータ４の保持するデータと、（２ｎ＋
２α）ビットのアキュムレータ５の保持するデータを入
力して演算を行い、演算結果を該アキュムレータ５に保
持させる（ ２．ｎ ＋ ２α）ビットの演算器６とを
有する２ｎビット演算回路において、 ｔｉ ２ ｎビットの演算器３を上位ｎビットの演算を
行う上位ｎビット演算器３−１と、下位ｎビットの演算
を行う下位ｎビット演算器３−２に分け、該下位ｎビッ
ト演算器３−２のキャリーアウト端子と、上位ｎビット
演算器３−１のキャリーイン端子間をゲート７を介して
接続し、 又該サブアキュムレータ４の上位ｎビットのデー夕はシ
フト手段８を介してｔ’ｈ （ ２ ｎ ＋ ２α）ビ
ットの演算器６に入力するようにしておく。
如く、２つの２ｎビットのバスより送られてきたデータ
を夫々保持する２ｎビットの演算レジスタ１．２と、 該演算レジスタ１．２の夫々の出力を入力して演算する
２ｎビットの演算器３と、 該演算器３の演算結果を保持する２ｎビットのサブアキ
ュムレータ４と、 該サブアキュムレータ４の保持するデータと、（２ｎ＋
２α）ビットのアキュムレータ５の保持するデータを入
力して演算を行い、演算結果を該アキュムレータ５に保
持させる（ ２．ｎ ＋ ２α）ビットの演算器６とを
有する２ｎビット演算回路において、 ｔｉ ２ ｎビットの演算器３を上位ｎビットの演算を
行う上位ｎビット演算器３−１と、下位ｎビットの演算
を行う下位ｎビット演算器３−２に分け、該下位ｎビッ
ト演算器３−２のキャリーアウト端子と、上位ｎビット
演算器３−１のキャリーイン端子間をゲート７を介して
接続し、 又該サブアキュムレータ４の上位ｎビットのデー夕はシ
フト手段８を介してｔ’ｈ （ ２ ｎ ＋ ２α）ビ
ットの演算器６に入力するようにしておく。
そして、２ｎビットのデータの演算を行う時は、該ゲー
ト７をスルーにし、又該シフト手段８にてシフトしない
ようにして、通常の２ｎビットの演算を行う。
ト７をスルーにし、又該シフト手段８にてシフトしない
ようにして、通常の２ｎビットの演算を行う。
又、ｎビットのデータの並列演算を行う時は、２つの２
ｎビットのバスの上位のｎビット，下位のｎビットに夫
々ｎビットのデータを入力し、且つ該ゲート７を禁止状
態にし、又該シフト手段８にてαビットシフトして該（
２ｎ＋２α）ビットの演算器６に入力するようにする。
ｎビットのバスの上位のｎビット，下位のｎビットに夫
々ｎビットのデータを入力し、且つ該ゲート７を禁止状
態にし、又該シフト手段８にてαビットシフトして該（
２ｎ＋２α）ビットの演算器６に入力するようにする。
本発明によれば、第１図の２ｎビット演算回路にて、ｎ
ビットのデータの並列演算を行う時は、２つの２ｎビッ
トのバスの上位ｎビット．下位ｎビットにｎビットのデ
ータを入力し、且つゲート７を禁止状態にし、シフト手
段８にてαビットシフトして（２ｎ＋２α）ビットの演
算器６に入力するようにする． そうすると、２つの２ｎビットバスの上位ｎビット，下
位ｎビットのｎビットのデータは、夫々、２ｎビットの
演算レジスタ１，２の上位ｎビット，下位ｎビットに保
持され、演算レジスタ１，２の上位ｎビットに保持さた
データは、上位ｎビットの演算器３−１に入力し、演算
レジスタ１，２の下位ｎビットに保持さたデータは、下
位ｎビットの演算器３−２に入力して夫々演算され、上
位ｎビットの演算器３−１の演算結果はサブアキュムレ
ータ４の上位のｎビットに保持され、下位ｎビットの演
算器３−２の演算結果はサブアキュムレータ４の下位の
ｎビットに保持される。
ビットのデータの並列演算を行う時は、２つの２ｎビッ
トのバスの上位ｎビット．下位ｎビットにｎビットのデ
ータを入力し、且つゲート７を禁止状態にし、シフト手
段８にてαビットシフトして（２ｎ＋２α）ビットの演
算器６に入力するようにする． そうすると、２つの２ｎビットバスの上位ｎビット，下
位ｎビットのｎビットのデータは、夫々、２ｎビットの
演算レジスタ１，２の上位ｎビット，下位ｎビットに保
持され、演算レジスタ１，２の上位ｎビットに保持さた
データは、上位ｎビットの演算器３−１に入力し、演算
レジスタ１，２の下位ｎビットに保持さたデータは、下
位ｎビットの演算器３−２に入力して夫々演算され、上
位ｎビットの演算器３−１の演算結果はサブアキュムレ
ータ４の上位のｎビットに保持され、下位ｎビットの演
算器３−２の演算結果はサブアキュムレータ４の下位の
ｎビットに保持される。
そして、サブアキュムレータ４の下位のｎビットに保持
されたデータはその侭（２ｎ＋２α）ビットの演算器６
の下位（ｎ＋α）ビットの演算部に入力し、サブアキュ
ムレータ４の上位のｎビットに保持されたデータは、シ
フト手段８にてαビット上位にシフトされて、（２ ｎ
＋２α）ビットの演算器６の上位（ｎ＋α）ビットの演
算部に入力し、（２ｎ＋２α）ビットのアキュムレータ
５の下位の（ｎ＋α）ビット．上位の（ｎ＋α）ビット
に保持されているデータとの演算を夫々行い、演算結果
の夫々のデータは、（２ｎ＋２α）ビットのアキュムレ
ータ５の下位の（ｎ＋α）ビット，上位の（ｎ＋α）ビ
ットに夫々保持される。 従って、２つのｎビットの演
算を並列に行うことが出来る。
されたデータはその侭（２ｎ＋２α）ビットの演算器６
の下位（ｎ＋α）ビットの演算部に入力し、サブアキュ
ムレータ４の上位のｎビットに保持されたデータは、シ
フト手段８にてαビット上位にシフトされて、（２ ｎ
＋２α）ビットの演算器６の上位（ｎ＋α）ビットの演
算部に入力し、（２ｎ＋２α）ビットのアキュムレータ
５の下位の（ｎ＋α）ビット．上位の（ｎ＋α）ビット
に保持されているデータとの演算を夫々行い、演算結果
の夫々のデータは、（２ｎ＋２α）ビットのアキュムレ
ータ５の下位の（ｎ＋α）ビット，上位の（ｎ＋α）ビ
ットに夫々保持される。 従って、２つのｎビットの演
算を並列に行うことが出来る。
勿論この２ｎビット演算回路にて、２ｎビントの演算を
行う時は、２つの２ｎビットのバスより２ｎビットのデ
ータを入力し、ゲート７をスルーにし、シフト手段８に
てシフトしないようにすれば、通常の２ｎビット演算回
路となり、通常通り演算を行うことが出来る． 〔実施例〕 第２図は本発明の実施例の１６ビット演算回路のブロッ
ク図、第４図は１画素の輝度を８ビットで示した場合の
、４×４画素の２つのブロックの輝度の差の累算を求め
る場合の演算回数を示す図である． 第２図で第３図の場合と異なる点は、１６ビットの演算
器３を、上位８ビットの演算器３−１と下位８ビットの
演算器３−２と２つに分け、下位８ビットの演算器３−
２のキャリーアウト端子と、上位８ビットの演算器３−
１のキャリーイン端子間をアンドゲート７を介して接続
した点と、サブアキュムレータ４の上位８ビットのデー
タを２４ビット演算器６に送る時、８ビットの演算を行
う時は、セレクタ８にて、４ビット上位にシフトして送
り、１６ピットの演算を行う時はセレクタ８にてシフト
せずに送るようにした点である。
行う時は、２つの２ｎビットのバスより２ｎビットのデ
ータを入力し、ゲート７をスルーにし、シフト手段８に
てシフトしないようにすれば、通常の２ｎビット演算回
路となり、通常通り演算を行うことが出来る． 〔実施例〕 第２図は本発明の実施例の１６ビット演算回路のブロッ
ク図、第４図は１画素の輝度を８ビットで示した場合の
、４×４画素の２つのブロックの輝度の差の累算を求め
る場合の演算回数を示す図である． 第２図で第３図の場合と異なる点は、１６ビットの演算
器３を、上位８ビットの演算器３−１と下位８ビットの
演算器３−２と２つに分け、下位８ビットの演算器３−
２のキャリーアウト端子と、上位８ビットの演算器３−
１のキャリーイン端子間をアンドゲート７を介して接続
した点と、サブアキュムレータ４の上位８ビットのデー
タを２４ビット演算器６に送る時、８ビットの演算を行
う時は、セレクタ８にて、４ビット上位にシフトして送
り、１６ピットの演算を行う時はセレクタ８にてシフト
せずに送るようにした点である。
以下、この異なる点を中心にして説明する。
１６ビットのデータの演算を行う時は、アンドゲート７
にＭＯＤＥとして１レベルを入力してスルーにし、又セ
レクタ８にＭＯＤＥとして１レベルを入力してシフトさ
せなくしておく。
にＭＯＤＥとして１レベルを入力してスルーにし、又セ
レクタ８にＭＯＤＥとして１レベルを入力してシフトさ
せなくしておく。
すると、第３図の従来例で説明したと同じ動作を行い１
６ビットのデータの演算が出来る．８ビットの並列演算
を行う時は、２つのｌ６ビットのバスの上位８ビット，
下位８ビットに夫々８ビットのデータを入力し、且つア
ンドゲート７にＭＯＤＥとしてＯレベルを入力して禁止
状態にし、又セレクタ８にＭＯＤＥとして０レベルを入
力して、４ビットシフトして２４ビットの演算器６に入
力するようにする。
６ビットのデータの演算が出来る．８ビットの並列演算
を行う時は、２つのｌ６ビットのバスの上位８ビット，
下位８ビットに夫々８ビットのデータを入力し、且つア
ンドゲート７にＭＯＤＥとしてＯレベルを入力して禁止
状態にし、又セレクタ８にＭＯＤＥとして０レベルを入
力して、４ビットシフトして２４ビットの演算器６に入
力するようにする。
そうすると、２つの１６ビットバスの上位８ビット，下
位８ビットの８ビットのデータは、夫々、１６ビットの
演算レジスタ１，２の上位８ビット，下位８ビットに保
持され、演算レジスタ１，２の上位８ビットに保持さた
データは、上位８ビットの演算器３−１に入力し、演算
レジスタ１，２の下位８ビットに保持さたデータは、下
位８ビットの演算器３−２に入力して夫々演算され、上
位８ビットの演算器３−１の演算結果はサブアキュムレ
ータ４の上位の８ビットに保持され、下位８ビットの演
算器３−２の演算結果はサブアキュムレータ４の下位の
８ビットに保持される。
位８ビットの８ビットのデータは、夫々、１６ビットの
演算レジスタ１，２の上位８ビット，下位８ビットに保
持され、演算レジスタ１，２の上位８ビットに保持さた
データは、上位８ビットの演算器３−１に入力し、演算
レジスタ１，２の下位８ビットに保持さたデータは、下
位８ビットの演算器３−２に入力して夫々演算され、上
位８ビットの演算器３−１の演算結果はサブアキュムレ
ータ４の上位の８ビットに保持され、下位８ビットの演
算器３−２の演算結果はサブアキュムレータ４の下位の
８ビットに保持される。
そして、サブアキュムレータ４の下位の８ビットに保持
されたデータはその侭２４ビットの演算器６の下位１２
ビットの演算部に入力し、サブアキュムレータ４の上位
の８ビットに保持されたデータは、セレクタ８にて４ビ
ット上位にシフトされて、２４ビットの演算器６の上位
１２ビットの演算部に入力し、２４ビットのアキュムレ
ータ５の下位の１２ビット，上位の１２ビットに保持さ
れているデータとの演算を夫々行い、演算結果の夫々の
データは、２４ビットのアキュムレータ５の下位の１２
ビット．上位の１２ビットに夫々保持される。
されたデータはその侭２４ビットの演算器６の下位１２
ビットの演算部に入力し、サブアキュムレータ４の上位
の８ビットに保持されたデータは、セレクタ８にて４ビ
ット上位にシフトされて、２４ビットの演算器６の上位
１２ビットの演算部に入力し、２４ビットのアキュムレ
ータ５の下位の１２ビット，上位の１２ビットに保持さ
れているデータとの演算を夫々行い、演算結果の夫々の
データは、２４ビットのアキュムレータ５の下位の１２
ビット．上位の１２ビットに夫々保持される。
従って、２つのｎビットの演算を並列に行うことが出来
る． この保持された状態は、第２図（ａ）に示す如くで、４
ビットシフトするのは、．累算の結果の桁上げでビット
数が増えてもよいようにする為である． そこで、第４図（Ａ）（Ｂ）に示す如き、１画素の輝度
を８ビットで示した場合の４×４画素よりなる２つのブ
ロックの、各画素の輝度の差の累算値を求める場合の演
算を１６ビット演算回路にて行う場合につき、従来の１
６ビット演算回路を使用する場合と、本発明の１６ビッ
ト演算回路を使用する場合との比較杏説明する。
る． この保持された状態は、第２図（ａ）に示す如くで、４
ビットシフトするのは、．累算の結果の桁上げでビット
数が増えてもよいようにする為である． そこで、第４図（Ａ）（Ｂ）に示す如き、１画素の輝度
を８ビットで示した場合の４×４画素よりなる２つのブ
ロックの、各画素の輝度の差の累算値を求める場合の演
算を１６ビット演算回路にて行う場合につき、従来の１
６ビット演算回路を使用する場合と、本発明の１６ビッ
ト演算回路を使用する場合との比較杏説明する。
従来の１６ビット演算回路を使用する場合は、第４図の
左側に示す如《、８ビットよりなる各画素の輝度の差を
夫々演算して、累算するので、１６回の演算をすること
になるが、本発明の１６ビット演算回路を使用する場合
は、第４図の右側に示す如く、８ビットよりなる２画素
の輝度の差を並列に演算をして夫々累算するので、８回
の演算でよいことになり演算速度を早くすることが出来
る． 〔発明の効果〕 以上詳細に説明せる如く本発明によれば、２ｎビットの
演算回路で、ｎビットの演算を行う場合、並列に行うこ
とが出来るので、効率を良くすることが出来る効果があ
る。
左側に示す如《、８ビットよりなる各画素の輝度の差を
夫々演算して、累算するので、１６回の演算をすること
になるが、本発明の１６ビット演算回路を使用する場合
は、第４図の右側に示す如く、８ビットよりなる２画素
の輝度の差を並列に演算をして夫々累算するので、８回
の演算でよいことになり演算速度を早くすることが出来
る． 〔発明の効果〕 以上詳細に説明せる如く本発明によれば、２ｎビットの
演算回路で、ｎビットの演算を行う場合、並列に行うこ
とが出来るので、効率を良くすることが出来る効果があ
る。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例の１６ビット演算回路のブロッ
ク図、 第３図は従来例の１６ビット演算回路のブロック図、 第４図は１画素の輝度を８ビットで示した場合の、４×
４画素の２つのブロックの譚度の差の累算を求める場合
の演算回数を示す図である。 図において、 １．２は２ｎビット演算レジスタ，１６ビット演算レジ
スタ、 ３は２ｎビットの演算器，１６ビットの演算器、３−１
は上位ｎビットの演算器，上位８ビットの演算器、 ３−２は下位ｎビットの演算器．下位８ビットの演算器
、 ４は２ｎビットのサブアキュムレータ，１６ビットのサ
ブアキュムレータ、 ５は（２ｎ＋２α）ビットのアキュムレータ．２４ビッ
トのアキュムレータ、 ６は（２ｎ＋２α）ビットの演算器， の演算器、 ７はゲート，アンドゲート、 ８はシフト手段．セレクタ、 ９．１０はセレクタ、 １１．１２は１６ビットバスを示す。 ２４ビット 本発明へ原ｊ里ブロック図 箒 １ （２） ７代ュムレータ 従ｉ｛列の昆じ・卦演算回路のブロック図第 ３ 図 従 来 本光明 たまる合の、４Ｘ４ａＪ木の２つの 東める賜＋力演算回数乞 第 午 図
ク図、 第３図は従来例の１６ビット演算回路のブロック図、 第４図は１画素の輝度を８ビットで示した場合の、４×
４画素の２つのブロックの譚度の差の累算を求める場合
の演算回数を示す図である。 図において、 １．２は２ｎビット演算レジスタ，１６ビット演算レジ
スタ、 ３は２ｎビットの演算器，１６ビットの演算器、３−１
は上位ｎビットの演算器，上位８ビットの演算器、 ３−２は下位ｎビットの演算器．下位８ビットの演算器
、 ４は２ｎビットのサブアキュムレータ，１６ビットのサ
ブアキュムレータ、 ５は（２ｎ＋２α）ビットのアキュムレータ．２４ビッ
トのアキュムレータ、 ６は（２ｎ＋２α）ビットの演算器， の演算器、 ７はゲート，アンドゲート、 ８はシフト手段．セレクタ、 ９．１０はセレクタ、 １１．１２は１６ビットバスを示す。 ２４ビット 本発明へ原ｊ里ブロック図 箒 １ （２） ７代ュムレータ 従ｉ｛列の昆じ・卦演算回路のブロック図第 ３ 図 従 来 本光明 たまる合の、４Ｘ４ａＪ木の２つの 東める賜＋力演算回数乞 第 午 図
Claims (1)
- 【特許請求の範囲】 ２つの２ｎビットのバスより送られてきたデータを夫
々保持する２ｎビットの演算レジスタ（１、２）と、 該演算レジスタ（１、２）の夫々の出力を入力して演算
する２ｎビットの演算器（３）と、 該演算器（３）の演算結果を保持する２ｎビットのサブ
アキュムレータ（４）と、 該サブアキュムレータ（４）の保持するデータと、（２
ｎ＋２α）ビットのアキュムレータ（５）の保持するデ
ータを入力して演算を行い、演算結果を該アキュムレー
タ（５）に保持させる（２ｎ＋２α）ビットの演算器（
６）とを有する２ｎビット演算回路において、 該２ｎビットの演算器（３）を上位ｎビットの演算を行
う上位ｎビット演算器（３−１）と、下位ｎビットの演
算を行う下位ｎビット演算器（３−２）に分け、該下位
ｎビット演算器（３−２）のキャリーアウト端子と、上
位ｎビット演算器（３−１）のキャリーイン端子間をゲ
ート（７）を介して接続し、 又該サブアキュムレータ（４）の上位ｎビットのデータ
はシフト手段（８）を介して該（２ｎ＋２α）ビットの
演算器（６）に入力するようにしておき、 ２ｎビットの演算を行う時は、該ゲート（７）をスルー
にし、又該シフト手段（８）にてシフトせず、 ｎビットの演算を行う時は、２つの２ｎビットのバスの
上位のｎビット、下位のｎビットに夫々ｎビットのデー
タを入力し、且つ該ゲート（７）を禁止状態にし、又該
シフト手段（８）にてαビットシフトして該（２ｎ＋２
α）ビットの演算器（６）に入力するようにしたことを
特徴とする２ｎビット演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056928A JPH02235143A (ja) | 1989-03-09 | 1989-03-09 | ２ｎビット演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056928A JPH02235143A (ja) | 1989-03-09 | 1989-03-09 | ２ｎビット演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02235143A true JPH02235143A (ja) | 1990-09-18 |
Family
ID=13041167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056928A Pending JPH02235143A (ja) | 1989-03-09 | 1989-03-09 | ２ｎビット演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02235143A (ja) |
-
1989
- 1989-03-09 JP JP1056928A patent/JPH02235143A/ja active Pending
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