JPS625723A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS625723A
JPS625723A JP61011926A JP1192686A JPS625723A JP S625723 A JPS625723 A JP S625723A JP 61011926 A JP61011926 A JP 61011926A JP 1192686 A JP1192686 A JP 1192686A JP S625723 A JPS625723 A JP S625723A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、詳しくはＭＯＳ（ｍｅｔａ
ｌ　−ｏｘｉｄｅ−ｓｓｍｉｃｏｎｄｕｃｉｏｒ　）　
トランジスタとバイポーラトランジスタを組合わせた複
合回路またはＭＯＳ駆動バイポーラ出力型論理回路に関
するものである。
〔従来の技術〕
従来、ＣＭＯＳトランジスタの低消費電力とバイポーラ
トランジスタの高負荷駆動能力を利用した種々の複合回
路が考案されている。
そのうち１つは第９図に示すように、アイ・イー・イー
・イー　トランザクション　オン　エレクトロン　デバ
イス　１６巻、１１号　１９６９　、第９５０頁（ＩＥ
ＥＥ−ｔｒａｎｓａｃｔｉｏｎ　ＯＮ　ＥＬＥＣＴＲＯ
ＮＤＥＶＩＣＨ３，ＶＯＬ、ＥＤ　−１６、ＮＱ　１１
　、　ＮＯＶ、１９６９゜Ｐ２Ｓ５）のＦｌｇ、８　　
に示されている回路である。
第１図において、１はＰＭＯＳトランジスタであり、ソ
ースが電源＋Ｖに、ゲートが入力端子ＩＮに、ドレイン
がＮＰＮ　トランジスタ３のベースに接続される。２は
ＮＭＯＳトランジスタであり。
ドレインが出力端子ＯＵ　Ｔに、ゲートが入力端子ＩＮ
に、ソースがＮＰＮ　トランジスタ４のベースに接続さ
れる。ＮＰＮトランジスタ３のコレクタは電源＋Ｖに接
続され、エミッタは出力端子ＯＵＴに接続される。ＮＰ
Ｎトランジスタ４のコレクタは出力端子ＯＵＴに接続さ
れ、エミッタは共通電位点または接地電位点（ＧＮＤ）
に接続される。
この回路の動作は次の通りである。いま、入力端子ＩＮ
が“Ｌ　Ｉ＋レベルのとき、ＮＭｏ５トランジスタ２は
オフになり、ＮＰＮトランジスタ４もオフにな−る。一
方、ＰＭＯＳトランジスタ１がオンとなり、ＰＭＯＳｈ
ランジスタ１を通してＮＰＮトランジスタ３にベース電
流が供給され、ＮＰＮトランジスタ３がオンとなる。そ
の結果、ＮＰＮトランジスタ３から負荷（図示せず）へ
の充電電流が流れ、出力端子ＯＵＴは“Ｈ”レベルにス
イッチする。次に入力端子ＩＮが“ＨＩｆレベルのとき
には、ＰＭＯＳトランジスタ１がオフになり、ＮＰＮト
ランジスタ３もオフになる。一方、ＮＭＯＳトランジス
タ２がオンとなり、ＮＭＯＳトランジスタ２を通してＮ
ＰＮトランジスタ４にベース電流が供給され、ＮＰＮト
ランジスタ４がオンとなる。その結果、負荷に充電され
ている電荷はＮＰＮトランジスタ４を通して放電され、
出力端子ＯＵＴは“Ｌ”レベルにスイッチする。この回
路の出力電圧レベルはＮＰＮトランジスタ３，４のベー
ス・エミッタ電圧Ｖａｇｅｔ＊　Ｖａｇｅｚだけシフト
する魯すなわち、”Ｈ”Ｌ／ベベル（＋　Ｖ　−ＶａＥ
Ｑｔ）になり、′Ｌ”レベルはＶａａｅになる。
一方、第２図に示すように、特開昭５４−１４８４６９
号公報で提案されている回路がある。第２図において、
５はＰＭＯＳトランジスタであり、ソースが電源＋Ｖに
、ゲートが入力端子ＩＮに、ドレインがＮＰＮトランジ
スタ７とＰＮＰトランジスタ８のベースの接続点Ｂに接
続される。６はＮＭＯＳトランジスタであり、ドレイン
が前記接続点已に。
ゲートが入力端子ＩＮにそれぞれ接続され、ソースが電
源−■に接続される。ＮＰＮトランジスタ７のコレクタ
は電源＋Ｖに接続され、エミッタは出力端子ＯＵＴに接
続される。また、ＰＮＰトランジスタ８のエミッタは出
力端子ＯＵＴに接続され、コレクタは電源−■に接続さ
れる。
この回路においても出力電圧レベルはＮＰＮトランジス
タ７、ＰＮＰトランジスタ８のベース・エミッタ電圧Ｖ
ＢＩ！Ｑ１．　ＶＢＥＱＩ！たけシフトする。すなわち
、”Ｈ”Ｌ／ベベル（＋　Ｖ　−ＶＢＥＱＩ）　Ｉｃな
り、“Ｌ″レベＬｉ　（−Ｖ　＋　Ｖ　ｎｐｅｚ）　　
になる。
また、第３図に示すように、特開昭５２−２６１８１号
公報で提案されている回路がある。
第３図において、９はＰＭＯＳトランジスタであり、ソ
ースが電源＋Ｖに、ゲートが入力端子ＩＮに、ドレイン
がＮＰＮトランジスタ１１のベースに接続される。１０
はＮＭＯＳトランジスタであり、ドレインが出力端子Ｏ
ＵＴに、ゲートが入力端子ＩＮに接続され、ソースが電
源−■に接続される。ＮＰＮトランジスタ１１のコレク
タは電源＋Ｖに接続され、エミッタは出力端子ＯＵＴに
接続される。
この回路においても出力電圧の“Ｈ”レベルがＮＰＮト
ランジスタ１１のベース・エミッタ間電圧ＶＢＥＱＩだ
けシフトする。すなわち、Ｈ”レベルは（＋　Ｖ　−Ｖ
　ＢＥＱｌ　）　Ｉｃなり、′Ｌ“レベルは一■になる
。
第４図において、参照符号には第１−３図に示した出力
レベルにオフセットを持つＭＯ８駆動バイポーラ出力型
論理回路のシンボルを表わす。
第５図は従来のＭＯ８駆動バイポーラ出力型トライステ
ート回路１３である。図において、１４゜１５は直列接
続されたＰＭＯＳトランジスタであり、ＰＭＯＳ１４の
ソースは電源＋Ｖに、ゲートは入力Ｅに接続され、ＰＭ
ＯＳトランジスタ１５のゲートは入力ＩＮ、ドレインは
ＮＰＮトランジスタ１８のベースに接続される。
１６．１７は直列接続されたＮＭｏ５トランジスタであ
り、ＮＭｏ５トランジスタ１６のドレインは出力端子Ｏ
ＵＴに、ゲートは入力端子ＩＮに接続され、ＮＭＯＳト
ランジスタ１７のゲートは入力Ｅに、ソースはＮＰＮト
ランジスタ１９のベースに接続される。ＮＰＮトランジ
スタ１８のコレクタは電源＋Ｖに、エミッタは出力端子
○ＵＴに接続され、ＮＰＮトランジスタ１９のコレクタ
は出力端子ＯＵＴに、エミッタはＧＮＤに接続される。
出力端子ＯＵＴには負荷容量ＣＬが接続されている。
この回路はトライステート論理回路であり、やはり出力
にレベルシフトがその動作は次のとおりである。
入力Ｅが“Ｌ”レベル、入力百が“Ｈ”レベルのとき、
ＰＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１７
がオフであり、ＮＰＮトランジスタ１８、ＮＰＮトラン
ジスタ１９もオフになる。
その結果、出力ＯＵＴは入力ＩＮのレベルに関係なく高
インピーダンスの状態になる。
次に、入力Ｅが“Ｈ”レベル、入力百が“Ｌ　１％レベ
ルのとき、ＮＭＯＳトランジスタ１７、ＰＭＯＳトラン
ジスタ１４が共にオンになり、入力ＩＮが“Ｌ”レベル
ならＰＭＯＳトランジスタ１５、ＮＰＮトランジスタ１
８がオンになり出力ＯＵＴは（＋　Ｖ　−ＶＢＦＱｌ）
まで充電され、入力ＩＮが“Ｈ”レベルならＮＭＯＳト
ランジスタ１６゜ＮＰＮトランジスタ１９がオンになり
、出力ＯＵＴは＋ＶＢａａｚまで放電される。すなわち
、この回路は出力ＯＵ　Ｔの“Ｈ′″レベルがＶｎｅＱ
ｌだけシフトダウンし、出力の“Ｌ　ＩｔレベルがＶＢ
Ｅ！９２だけシフトアップしたインバータとして動作す
る。
第６図において、参照符合２０は第５図の回路のシンボ
ルを示す。
以上の説明で述べた従来のＭＯＳバイポーラ複合回路は
大きな容量性負荷を高速でスイッチングできる点および
出力電圧レベルがバイポーラトランジスタのベース・エ
ミッタ電圧ＶＢＥだけシフトされる点が０ＭＯＳ）−ラ
ンジスタによるバッファ回路と異なる特徴となっている
。
〔発明が解決しようとする問題点〕
ところが、このように出力電圧レベルがシフトした信号
をＭＯＳスイッチのゲート駆動信号とし−で使用すると
、ある種の回路ではＭＯＳスイッチを完全にオフできな
いことによる問題点が発生する。このような問題が発生
する典型的なＭＯＳスイッチ回路として第７図に示す周
知のクロックドインバータ回路がある。
第８図において、参照符号２１は第７図の回路のシンボ
ルを表わす。
第７図において、２２はＰＭＯＳトランジスタであり、
ソースが電源＋Ｖにゲートが入力端子ＩＮに、ドレイン
がＰＭＯＳトランジスタ２３のソースにそれぞれ接続さ
れる。ＰＭＯＳトランジスタ２３のゲートはクロックφ
に、ドレインは出力端子ＯＵＴに接続される。２４はＮ
ＭＯＳトランジスタであり、ドレインは出力端子ＯＵＴ
に、ゲートはクロックφに、ソースはＮＭｏ５トランジ
スタ２５のドレインにそれぞれ接続される。
ＮＭｏ５トランジスタ２５のゲートは入力端子ＩＮに、
ソースは共通電位点ＧＮＤに接続される。
なお、Ｃ８は出力端子ＯＵＴに存在する寄生容量である
。
この回路の動作は次のとおりである。まず、φが“Ｈ”
レベルであり、またＴが“Ｌ”レベルのとき、ＰＭＯＳ
トランジスタ２３、ＮＭＯＳトランジスタ２４が共にオ
ンである。このとき、入力端子ＩＮが“Ｌ”レベルなら
ＮＭＯＳ）−ランジスタ２５がオフ、ＰＭＯＳトランジ
スタ２２がオンになり、ＰＭＯＳトランジスタ２２．２
３を通して寄生容量Ｃｓが充電され、出力端子ＯＵＴは
“Ｈ”レベルになる。逆に、入力端子ＩＮが“Ｈ”レベ
ルならＰＭＯＳトランジスタ２２がオフ、ＮＭＯＳトラ
ンジスタ２５がオンになり、寄生容量Ｃｓに充電されて
いる電荷はＮＭＯＳトランジスタ２４゜２５を通して放
電されるため、出力端子ＯＵＴは、“Ｌ”レベルになる
。
次に、φが“Ｌ”レベル、φが“Ｈ”レベルのとき、Ｐ
ＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４が
共にオフになるため、入力端子ＩＮのレベルに無関係に
出力端子ＯＵＴのレベルはホールドされる。すなわち、
この回路はダイナミックラッチの機能を有している。
ところで、この回路において、クロックφ、φが第１図
−第３図、第５図または第９図で示した従来の複合回路
から供給される場合のホールド状態の動作は次の通りと
なる。いま、電源＋Ｖを５ｖとし、φ、■の“Ｈ”Ｌ／
　ヘ／Ｌ／を４．３Ｖ、”Ｌ”。
レベルを０．７Ｖ　、入力端子ＩＮの“Ｈ”レベルを５
ｖ、′Ｌ″レベルをＯＶとする。
＊ｆ、＄＝０．７Ｖ　、＄＝４．３Ｖ　、　出力端子Ｏ
ＵＴが１（Ｈｎレベルのホールド状態を考える。
この状態ではＰＭＯＳトランジスタ２３、ＮＭＯＳトラ
ンジスタ２４はその各ゲートーソース間電圧が完全には
零でないことによりわずかに導通しているが、入力端子
ＩＮが“Ｌ　ＩｔレベルならＮＭＯＳトランジスタ１０
４がオフ、ＰＭＯＳ　トランジスタ２２がオンになって
いるため、出力端子ＯＵＴは“Ｈ”レベルを維持するこ
とができる０次に入力端子ＩＮが“Ｈ”レベルでは、Ｎ
ＭＯＳトランジスタ２５がオンになるため、弱導通のＮ
ＭＯＳトランジスタ２４とオンしているＮＭＯＳトラン
ジスタ２５を通して寄生容量Ｃ３の蓄積電荷が放電され
、出力端子ＯＵＴは高レベルから低レベルに反転してし
まう。同様に、出力端子ＯＵＴが“Ｌ”レベルのホール
ド状態で、入力ＩＮが“Ｌ”レベルになると、ＮＭＯＳ
トランジスタ２５がオフ、ＰＭＯＳトランジスタ２２が
オンになり、オンしているＰＭＯＳ）−ランジスタ２２
と弱導通のＰＭＯＳトランジスタ２３を通して寄生容量
ＣＳが充電され、出力は１１　Ｌ　ＩＦレベルから“Ｈ
”レベルに反転してしまう。
このように、従来の複合回路では、その出力信号が“Ｌ
”レベルであるときも完全にｌｏｗ　１ｅｖｅｌではな
く、即ち、共通電位または供給電源の例えば低電位側電
位に完全には達つせず、又“Ｈ”レベルであるときも完
全にｈｉｇｈ　１ｓｖｓｌではなく、即ち、供給電源の
例えば高電位側には達つしていないために１次段の回路
に悪影響を与えるという問題があった。
これに対し、特開昭５９−２０５８２８号公報で例えば
示されているように、ＭｏＳトランジスタとバイポーラ
トランジスタとからなる複合回路で構成された論理回路
と、この論理回路と同一の機能を持ちかつＭｏＳトラン
ジスタで構成した別の論理回路とを並列接続することに
より、出力信号が完全にｌｏｖ　１ｅｖｅｌまたはｈｉ
ｇｈ　１ｓｖｅｌになるように構成したものがある。と
ころがこの回路によれば、その入力容量が複合回路のみ
で構成した論理回路のそれより増加するからこの入力容
量の増加によりこの回路を駆動するための前段の回路の
速度が落ち、結局全体としての速度が落ちるという問題
があった。更に多入力のバッファ回路を構成する場合、
並設するＭＯ８論理回路を構成する素子の数が入力数に
比例して増加するという問題もあった。
本発明の目的は出力信号のレベルシフトがない。
即ち、出力信号が“Ｌ”レベルのときは完全にＬｏｗ　
Ｌｅｖｅｌ即ち共通電位または電源電圧の一方の電位に
、又、出力信号が“Ｈ”レベルのときは完全にｈｌｇｈ
　１ｅｖｅｌまたは電源電圧の他方側の電位に等しくす
ることが可能で、かつ、大きな容量性負荷の高速スイッ
チングが可能な、ＭＯＳ）−ランジスタとバイポーラト
ランジスタからなる複合回路で構成された論理回路また
は半導体装置を提供することにある。
〔問題点を解決するための手段〕
本発明の一側面に依れば、ＭＯＳ）−ランジスタとこの
ＭＯＳトランジスタで駆動されるバイポーラトランジス
タとからなる複合回路の出力端子に接続されて出力信号
のレベルを反転する論理反転手段と、ソースとトレイン
とが複合回路の出力段を構成する上記各バイポーラトラ
ンジスタのコレクタとエミッタの間に並列接続され、前
記論理反転手段の出力信号によりオン・オフ制御される
ＭｏＳトランジスタとを設けるようにしたものである。
〔作用〕
バイポーラトランジスタがそのベース・エミッタ電圧に
相当する電圧降下を持って導通しているときこれをＭｏ
Ｓトランジスタで完全な導通状態にするようにして、こ
れによりレベルシフトのない出力信号が得られる。
なおこの発明において完全な“Ｌ”レベルとは共通電位
または接地電位または電源の一方側の電位完全な“Ｈ”
レベルとは電源電位の他方側電位のことを指す。
〔実施例〕
以下、図面に従って本発明の詳細な説明する。
なお、クレームを含む本願明細書において言及される“
入力端子”、′出力端子”及び“端子”等は集積回路上
のパターンの結合の結合点（ｎｏｄｅ）を含む電気的接
続用端子と定義する。
第１図は本発明の第１の実施例を示す回路図である０図
において、２６はエンハンスメント型ＰＭＯＳトランジ
スタであり、ソースが端子３０を介し電源＋Ｖに、ゲー
トが入力端子ＩＮに接続され、ドレインはＮＰＮトラン
ジスタ２７のベースに接続される。２７はスイッチを形
成するＮＰＮトランジスタであり、コレクタは電源供給
用端子３０を介して電源＋Ｖに、エミッタは出力端子Ｏ
ＵＴに接続される。２８は論理反転回路又はインバータ
であり、その入力は出力端子ＯＵＴに接続され、出力は
スイッチを形成するエンハンスメント型ＰＭＯＳトラン
ジスタ２９のゲートに接続される。ＰＭＯＳトランジス
タ２９のソースは電源＋Ｖに接続され、ドレインは出力
端子ＯＵＴに接続される。
この回路の動作は次の通りである。入力端子ＩＮが“Ｌ
”レベルのとき、ＰＭＯＳトランジスタ２６がオンにな
り、ＮＰＮ　トランジスタ２７もオンになる。この結果
、ＮＰＮトランジスタ２７を通して出力端子ＯＵＴに接
続された容量負荷（図示せず）が充電され、出力端子○
ＵＴのレベルは（＋　Ｖ　−ＶＢりまで上昇する。一方
、出力端子ＯＵＴのレベルが上昇し、インバータ２８の
論理閾値（以下、ＶＬＴと略す）以上になると、その出
力が“Ｌ”レベルに反転し、ＰＭＯＳトランジスタ２９
がオンになる０Ｍ０Ｓトランジスタは出力電圧にオフセ
ットがないので導通状態においては実質的に電圧降下の
ない電気的接続がそのドレインとソース間に形成される
。従って、（＋Ｖ−ＶＢＥ）まで上昇していた出力レベ
ルはＰＭＯＳトランジスタ２９により＋Ｖまで充電され
る。入力端子ＩＮが、６１　Ｈｎレベルのとき、ＰＭＯ
Ｓトランジスタ２６はオフになり、ＮＰＮトランジスタ
２７もオフになる。従って、このとき出力ＯＵＴのレベ
ルは変化しない。
第１０図は本発明の２１３２の実施例を示す回路図であ
る１図において、３２はエンハンスメント型ＮＭＯＳト
ランジスタであり、ドレインは出力端子ＯＵＴに、ゲー
トは入力端子ＩＮに接続され、ソースはスイッチを形成
するＮＰＮトランジスタ３３のベースに接続される。Ｎ
ＰＮ）−ランジスタ３３のコレクタは出力端子ＯＵＴに
接続され、エミッタは端子３１を介して電源−■に接続
される。
３４は論理反転回路またはインバータであり、その入力
は出力端子ＯＵＴに、出力はスイッチを形成するＮＭＯ
Ｓトランジスタ３５のゲートに接続される。ＮＭＯＳト
ランジスタ３５のドレインは出力端子ＯＵＴに接続され
、ソースは電源−■に接続される。
この回路の動作は次の通りである。入力端子ＩＮが“Ｈ
”レベルのとき、ＮＭＯＳトランジスタ３２はオンにな
り、ＮＰＮトランジスタ３３もオンになる。この結果、
ＮＰＮトランジスタ３３を通して容量負荷の電荷が放電
され、出力端子ＯＵＴのレベルは（−Ｖ　＋　Ｖ　ＢＢ
）まで下降する。
一方、出力端子ＯＵＴのレベルが下降し、インバータ２
４のＶＬＴ以下になるとその出力が“Ｈ”レベルに反転
し、実質的に電圧降下のないＮＭＯＳトランジスタ３５
がオンになる。従って、（−Ｖ＋ＶＢＢ）まで降下して
いた出力レベルは、ＮＭＯＳトランジスタ３５により−
■の電位まで放電される。入力端子ＩＮが“Ｌ”レベル
のとき、ＮＭＯＳトランジスタ３２はオフになり、ＮＰ
Ｎトランジスタ３３もオフになる。従って、このとき出
力端子ＯＵＴのレベルは変化しない。
第１１図は本発明の第３の実施例を示す回路図である０
図において、３７はエンハンスメント型ＮＭＯＳトラン
ジスタであり、ドレインはスイッチを形成するＰＮＰト
ランジスタ３８のベースに、ゲートは入力端子ＩＮに接
続され、ソースは端子３６を介して電源−■に接続され
る。ＰＮＰトランジスタ３８のエミッタは出力端子ＯＵ
Ｔに接続され、コレクタは端子３６を介して電源−■に
接続される。３９は論理反転回路またはインバータであ
り、その入力は出力端子ＯＵＴに接続され、出力はスイ
ッチを形成するＮＭｏ５トランジスタ４０のゲートに接
続される。ＮＭＯＳトランジスタ４０のドレインは出力
端子ＯＵＴに接続され。
ソースは電源−Ｖに接続される。
この回路の動作は次のとおりである。入力端子ＩＮがＩ
ＩＨ″レベルのとき、ＪＭＯＳトランジスタ３７がオン
になり、ＰＮＰ）ランジスタ３８もオンになる。この結
果、ＰＮＰ）−ランジスタ３８を通して容量負荷の電荷
が放電２れ、出力端子ＯＵＴのレベルは（−Ｖ　＋　Ｖ
　ａＥ）まで下降する。
一方、出力端子ＯＵＴのレベルが下がり、インバータ３
９のＶＬＴ以下になると、その出力が“Ｈ＃レベルに反
転し、ＮＭｏ５トランジスタ４０がオンになり実質的に
電圧降下のない電気的接続がそのドレインとソース用に
形成される。従って、（−Ｖ　＋　ＶＢりまで下がって
いた出力レベルはＮＭＯＳトランジスタ４０により一■
の電位まで放電される。入力端子ＩＮが“Ｌ”レベルの
とき、ＮＭＯＳトランジスタ３７がオフになり、ＰＮＰ
トランジスタ３８もオフになる。従って、このとき出力
端子ＯＵＴのレベルは変化しない。
第１２図は本発明の第４図の実施例を示す回路図である
０図において、４１はエンハンスメント型ＰＭＯＳトラ
ンジスタであり、ソース端子４９を介しては電源＋Ｖに
、ゲートは入力端子ＩＮに接続され、ドレインはＮＰＮ
）−ランジスタ４３（Ｑｚ　）のベースに接続される。
４２はエンハンスメント型ＮＭＯＳトランジスタであり
、ドレインは出力端子ＯＵＴに、ゲートは入力端子ＩＮ
に接続され、ソースはＮＰＮ　トランジスタ４４（Ｑｚ
　）のベースに接続される。ＰＭＯＳトランジスタ４１
およびＮＭＯＳトランジスタ４２は論理制御回路１００
を形成するＮＰＮトランジスタ４３のコレクタは端子４
９を介して電源＋Ｖに、エミッタは出力端子ＯＵＴに接
続される。ＮＰＮトランジスタ４４のコレクタは出力端
子ＯＵＴに接続され、エミッタは共通電位点ＧＮＤに接
続される。トランジスタ４３．４４はスイッチ回路１０
１を構成する。４５はエンハンスメント型ＰＭＯＳトラ
ンジスタであり、ソースは電源＋Ｖに、ゲートは出力端
子ＯＵＴに接続され、ドレインはエンハンスメント型Ｎ
ＭＯＳトランジスタ４６のドレインに接続される。ＮＭ
ＯＳトランジスタ４６のゲートは出力端子ＯＵＴに接続
され、ソースはＧＮＤに接続される。ＭＯＳトランジス
タ４５．４６は論理反転回路１０２を形成する。
４７はエンハンスメント型ＰＭＯＳトランジスタであり
、ソースは電源＋Ｖに、ゲートはＰＭＯＳトランジスタ
４５とＮＭＯＳトランジスタ４６の共通ドレインＢに接
続され、ドレインは出力端子ＯＵＴに接続される。４８
はエンハンスメント型ＮＭＯＳトランジスタであり、ド
レインは出力端子ＯＵＴに、ゲートはＰＭＯＳトランジ
スタ４５とＮＭＯＳトランジスタ４６の共通ドレインＢ
に接続され、ソースはＧＮＤに接続される。ＭＯＳトラ
ンジスタ４７．４８はスイッチ回路１０３を形成する。
この回路の動作は次のようである。入力端子ＩＮが“Ｌ
”レベルのとき、ＮＭＯＳトランジスタ４２はオフ、従
ってＮＰＮトランジスタ４４もオフである。一方ＰＭＯ
Ｓ）−ランジスタ４１はオンになり、ＮＰＮ　トランジ
スタ４３にベース電流を供給し、ＮＰＮトランジスタ４
３もオンになる。
この結果、ＮＰＮトランジスタ４３を通して容量負荷Ｃ
しに充電電流が流れ、出力端子ＯＵＴのレベルが上昇す
る。ＮＰＮトランジスタ４３による充電電流は出力端子
ＯＵＴのレベルが（＋Ｖ−ＶＢＩ！Ｑｌ）に達するまで
流れるが、それ以後ＮＰＮトランジスタ４３はカットオ
フになる。一方、出力レベルが十分高くなると、ＰＭＯ
Ｓトランジスタ４５がオフ、ＮＭＯＳ　　ランジスタ４
６がオンになるためノードＢは“Ｌ”レベルになる。そ
の結果、ＰＭＯＳトランジスタ４７はオンになり実質的
に電圧降下のない電気的接続がそのソース・ドレイン間
に形成され、他方ＮＭＯＳトランジスタ４８はオフにな
る。従って、ＰＭＯＳトランジスタ４７を１通して負荷
Ｃｔ、に充電電流が流れ、出力端子ＯＵＴは電源電圧＋
Ｖと同じレベルで充電される。
次に入力端子ＩＮが“ＨＩＴレベルのとき、ＰＭＯＳト
ランジスタ４１はオフ、従ってＮＰＮトランジスタ４３
もオフである。一方、ＮＭＯＳトランジスタ４２はオン
になり、ＮＭＯＳ４２を通してＮＰＮトランジスタ４４
にベース電流が供給され、ＮＰＮトランジスタ４４もオ
ンになる。この結果、ＮＰＮトランジスタ４４を通して
負荷ＣＬの電荷が放電され、出力ＯＵＴのレベルが下降
する。
ＮＰＮトランジスタ４４による放電電流は出力レベルが
Ｖｇｇｅｚの達するまで流れるが、それ以後ＮＰＮ　ト
ランジスタ４４はカットオフになる。一方、出力ＯＵＴ
のレベルが十分低くなると、ＰＭＯＳトランジスタ４５
がオン、ＮＭＯＳトランジスタ４６がオフになり、ノー
ドＢは“Ｈ”レベルになる。その結果、ＰＭＯＳトラン
ジスタ４７はオフ、ＮＭＯＳトランジスタ４８はオンに
なり実質的に電圧降下のない電気的接続がそのドレイン
とソース間に形成される。従って、負荷ＣＬの電荷はＮ
ＭＯＳトランジスタ４８を通して放電され、出力端子Ｏ
ＵＴは接地電位又は共通電位まで下降する。
なお、第１６図１２に従来回路の論理シンボル（第４図
）と区別した本回路の論理シンボルを示す。
なお、ＮＰＮトランジスタ４３．４４がオフする時のス
イッチング速度を速めるため、それぞれのベースにベー
ス電荷を放電するパスが必要である。この放電パスとし
ては受動素子や能動素子あるいは両者を含む種々の回路
が公知であるが、本発明の本質に関わるものでないので
図面上では省略している。
第１３図は、第１図の従来の複合回路と第１２図の本発
明による複合回路の入出力特性を示すものである０図中
、破線は従来回路の入出力特性を示し、実線は本発明に
よる回路の入出力特性を示すものである。この第１３図
から本発明の複合回路では出力の高レベルは電源電圧ま
で、また低レベルはＧＮＤ電圧までスイッチングできる
ことが明らかである。
第１４図は本発明の第５の実施例を示す回路図であり、
第１２図と同一部分は同一番号で示している０図におい
て、５１はエンハンスメント型ＰＭＯＳトランジスタで
あり、ソースが端子４９を介して電源＋Ｖに、ゲートが
入力端子ＩＮに接続され、ドレインがＮＭｏ５トランジ
スタ５２のドレイン、ＮＰＮトランジスタ５３のベース
およびＰＮＰ　トランジスタ５４のベースに接続される
・５２はエンハンスメント型ＮＭＯＳトランジスタであ
り、ゲートが入力端子ＩＮにソースが共通電位点ＧＮＤ
に接続される。Ｐ、ＮＭＯＳトランジスタ５１．５２は
論理制御回路を形成する。　ＮＰＮトランジスタ５３の
コレクタは電源＋Ｖに、エミッタは出力端子ＯＵＴに接
続される。また、ＰＮＰトランジスタ５４のエミッタは
出力端子ＯＵＴに。
コレクタはＧＮＤに接続されるトランジスタ５３゜５４
はスイッチ回路を形成する。
この回路は全体としてインバータを構成しその動作は次
のようである。
入力端子ＩＮが“Ｌ　ＰＩレベルのときＰＭＯＳトラン
ジスタ５１、ＮＭｏ５トランジスタ５２から成るインバ
ータの出力が“Ｈ″レベルなり、ＰＮＰ）−ラニノジス
タ５４がオフし、ＮＰＮトランジスタ５３がオンする。
この結果、ＮＰＮトランジスタ５３を通して容量負荷Ｃ
Ｌが充電され出力端子ＯＵＴのレベルが上昇する。ＮＰ
Ｎトランジスタ５３は出力端子ＯＵＴのレベルがＣ＋Ｖ
−Ｖａｌ！ｏｎ）まで上昇するとカットオフになる。一
方、出力レベルが十分高くなるとＰＭＯＳトランジスタ
４５がオフ、ＮＭＯＳトランジスタ４６がオンになるた
めにノードＢの電位は“Ｌ”レベルになる。その結果、
ＰＭＯＳトランジスタ４７はオンしそのドレイン・ソー
ス間に実質的に電圧降下のない電気的接続が形成され、
他方ＮＭＯＳトランジスタ４８はオフになる。従って、
ＰＭＯＳ）−ランジスタ４７により負荷ＯＬが充電され
、出力端子ＯＵＴは電源電圧＋Ｖまで上昇する。
次に入力端子ＩＮが“Ｈ”レベルのとき、　ＰＭＯＳト
ランジスタ５１、ＮＭＯＳトランジスタ５２から成るイ
ンバータの出力がｐ　Ｌ　＋ルベルになり、ＮＰＮトラ
ンジスタ５３がオフし、ＰＮＰ）−ランジスタ５４がオ
ンする。この結果、負荷ＣＬの電荷はＰＮＰ　トランジ
スタ５４を通して放電され、出力端子ＯＵＴのレベルは
下降する。ＰＮＰトランジスタ５４による放電は出力レ
ベルがＶＢｐＱｚに達するまで行われ、以後ＰＮＰトラ
ンジスタ５４はカットオフになる。一方、出力レベルが
十分に低くなると、ＰＭＯＳトランジスタ４５がオン、
ＮＭＯＳトランジスタ４６がオフになる。その結果、Ｐ
ＭＯＳトランジスタ４７がオフになり、ＮＭＯＳトラン
ジスタ４８がオンになりそのドレイン・ソース間に実質
的に電圧降下のない電気的接続が形成される。従って、
負荷Ｃｔ、の残留電荷はＮＭＯＳトランジスタ４８を通
して放電され、出力レベルはＧＮＤまで下降する。
本回路の論理シンボルは第１６図で示される。
第１５図は本発明の第６の実施例を示す回路図であり、
第１２図と同一部分は同一番号で示している。図におい
て、６１はエンハンスメント型ＰＭＯＳトランジスタで
あり、ソースが端子４９を介して電源＋Ｖに、ゲートが
入力端子ＩＮに接続され、ドレインがＮＰＮトランジス
タ６３のベースに接続される。６２はエンハンスメント
型ＮＭＯＳトランジスタであり、ドレインが出力端子Ｏ
ＵＴにゲートが入力端子ＩＮに接続されソースが共通電
位点ＧＮＤに接続される。ＰＭＯＳトランジスタ６１お
よびＮＭＯＳトランジスタ６２は論理制御回路を形成す
る。バイポーラトランジスタ６３はスイッチを形成する
。ＰＭＯＳトランジスタ４７は別のスイッチを形成する
。なお、ＮＭＯＳトランジスタ６２は論理回路および別
のスイッチの共通構成要素となっている。ＮＰＮトラン
ジスタ６３のコクフタは電源＋■に、エミッタは出力端
子ＯＵＴに接続される。
この回路も全体としてインバータとして構成され、その
動作は次の通りである。入力端子ＩＮが“Ｌルベルのと
き、ＮＭＯＳトランジスタ６２はオフ、ＰＭＯＳトラン
ジスタ６１はオンになり。
ＮＰＮトランジスタ６３もオンになる。この結果、ＮＰ
Ｎトランジスタ６３を通して容量負荷Ｃｔ、が充電され
、出力端子ＯＵＴのレベルが上昇する。
ＮＰＮ　トランジスタ６３は出力レベルが（＋Ｖ−ＶＢ
ＢＱＩ）まで上昇するとカットオフになる。一方、出力
レベルが十分高くなるとＰＭＯＳトランジスタ４５がオ
フ、ＮＭＯＳトランジスタ４６がオンになるためにノー
ドＢはＬ”レベルになる。その結果、ＰＭＯＳ）−ラン
ジスタ４７はオンになりそのドレイン・ソース間に実質
的に電圧降下のない電気的接続が形成される。従って、
ＰＭＯＳトランジスタ４７により負荷Ｃｔ、が充電され
、出力端子ＯＵＴは電源電圧＋Ｖまで上昇する。
次に入力端子ＩＮが“Ｈ″レベルとき、ＰＭＯＳトラン
ジスタ６１、ＮＰＮトランジスタ６３がオフになり、Ｎ
ＭＯＳトランジスタ６２がオンになりそのドレイン・ソ
ース間に実質的に電圧降下のない電気的接続が形成され
る。従って、負荷Ｃｔ。
の電荷はＮＭＯＳトランジスタ６２を通して放電され、
出力レベルはＧＮＤまで低下する。このとき、ＰＭＯＳ
トランジスタ４５はオン、ＮＭＯＳトランジスタ４６は
オフのため、ノードＢは“Ｈ”レベルになる。従って、
このとき、ＰＭＯＳトランジスタ４７もオフである。
本回路の論理シンボルは第１６図で表わされる。
上記実施例ではすべて１人力の場合を示したが多入力の
ＮＡＮＤ、ＮＯＲあるいはそれらの組合わせも自在であ
る。
第１７図は本発明の第７の実施例を示す回路図であり、
第１２図と同一部分は同一番号で示している０図におい
て、１２１，１２２はＰＭＯＳトランジスタであり、ソ
ースが端子４９を介して電源＋ｖに、ゲートが入力端子
ＩＮＩ、ＩＮ２に、ドレインがＮＰＮ　トランジスタ４
３のベースに接続される。１２３，１２４は直列接続さ
れたＮＭＯＳトランジスタであり、ＮＭＯＳトランジス
タ１２３のドレインは出力ノードＯＵＴに、ゲートが入
力端子ＩＮＩに接続され、ＮＭＯＳ１２４のゲートはＩ
Ｎ２に、ソースはＮＰＮトランジスタ４４のベースに接
続される。ＰＭＯＳトランジスタ１２１．１２２、ＮＭ
ｏ５トランジスタ１２３，１２４は論理制御回路を構成
する。ＮＰＮ）−ランジスタのコレクタは電源＋Ｖに、
エミッタは出力端子ＯＵＴに接続され、ＮＰＮトランジ
スタのコレクタは出力端子ＯＵＴに、エミッタはＧＮＤ
に接続される。
この回路は全体として２人力ＮＡＮＤ回路を構成し、動
作１次のとおりである。入力端子ＩＮＩ。
ＩＮ２の少なくても一つが“Ｌ　Ｉｔレベルのとき、Ｎ
ＭＯＳトランジスタ１２３，１２４の少なくとも一つが
オフになり、ＮＰＮトランジスタ４４もオフになる。
一方、ＰＭＯＳトランジスタ１２１，１２２の少なくと
も一つがオンになり、ＮＰＮ　トランジスタ４３もオン
になる。この結果、ＮＰＮトランジスタ４３を通して容
量負荷ＣＬが充電され、出力端子ＯＵＴは高レベルにな
る１次に、入力端子ＩＮＩ、ＩＮ２の両方が“Ｈ”レベ
ルのとき、ＰＭＯＳトランジスタ１２１，１２２は共に
オフになりＮＰＮトランジスタ４３もオフになる。
一方、ＮＭｏ５トランジ、１１２３．１２４は共にオン
になり、ＮＰＮ）−ランジスタ４４もオンになる。この
結果、負荷Ｃしの電源はＮＰＮ　トランジスタ４４を通
して放電され、出力端子ＯＵＴは低レベルになる。
なお、ＰＭＯＳトランジＸり４５，４７とＮＭＯＳトラ
ンジスタ４６．４８の作用によって出力端子ＯＵＴが電
源＋ＶあるいはＧＮＤのレベルになる動作の説明は第１
２図と同じなので説明を省略する。
第１８図にこの回路の論理シンボルを示す。
第１９図は本発明の第８の実施例を示す回路であり、第
１２図と同一部分は同一番号で示している６図において
、１３１，１３２は直列接続されたＰＭＯＳトランジス
タであり、ＰＭＯＳトランジスタ１３１のソースは端子
４９を介して電源＋Ｖに、ゲートは入力ＩＮＩに接続さ
れ、ＰＭＯＳトランジスタ１３２のゲートは入力ＩＮ２
に、ドレインはＮＰＮトランジスタ４３のベースに接続
される。
１３３．１３４はＮＭＯＳトランジスタであり、夫々の
ドレインが出力端子に接続され、ソースがＮＰＮ　トラ
ンジスタ４４のベースに接続され、ＮＭＯＳトランジス
タ１３３のゲートは入力ＩＮＩに、ＮＭＯＳトランジス
タ１３４のゲートは入力ＩＮ２に接続される。ＰＭＯＳ
）−ランジスタ１３１゜１３２、ＮＭＯＳトランジスタ
１３３，１３４は論理制御回路を構成する。ＮＰＮトラ
ンジスタ４７のコレクタは電源＋Ｖに、エミッタは出力
ＯＵＴに接続され、ＮＰＮトランジスタ４４のコレクタ
は出力ＯＵＴに、エミッタはＧＮＤに接続される。
この回路は全体として２人力ＮＯＲ回路を構成し、動作
は次のとおりである。
入力ＩＮＩ、ＩＮ２の両方が“Ｌ”レベルのとき、ＮＭ
ＯＳトランジスタ１３３，１３４が共にオフになり、Ｎ
ＰＮトランジスタ４４もオフになる。一方、ＰＭＯＳト
ランジＸ夕１３１，１３２が共にオンになり、ＮＰＮト
ランジスタ４３もオンになる。その結果、ＮＰＮトラン
ジスタ４３を通して容量負荷ＣＬが充電され、出力ＯＵ
Ｔは“Ｈ”レベルになる。
次に入力ＩＮＩ、ＩＮ２の少なくとも一つが“ＨＴルベ
ルのとき、ＰＭＯＳトランジスタ１３１゜１３２の少な
くとも一つがオフになり、ＮＰＮトランジスタ４３もオ
フになる。
一方、ＮＭｏ５トランジスタ１３３，１３４（７）少な
くとも一つでオンになり、ＮＰＮ　トランジスタ４４も
オンになる。その結果、ＮＰＮ　トランジスタ４４を通
して容量負荷Ｃｔ、の電荷が放電され。
出力ＯＵＴは“Ｌ”レベルになる。
なお、ＰＭＯＳ４５，４７、ＮＭＯＳ４６゜４８の作用
によって出力ＯＵＴが電源＋ＶとＧＮＤのレベルになる
動作の説明は第１２図の説明と同じなので省略する。
第２０図にこの回路の論理シンボルを示す。
第２１図は本発明の第９の実施例を示す回路であ、す、
第１２図、第５図と同一部分に同一番号で示す。
この回路のバイポーラＮＰＮ　トランジスタ４３゜４４
、ＰＭＯＳｈ５ンジスタ４５，４７、Ｎｌｌｌ０Ｓトラ
ンジスタ４６．４８の部分は第１２図の回路と同一であ
り、その他の部分も第５図と同一である。
又、ＰＭＯＳトランジスタ１４，１５．ＮＭＯＳトラン
ジスタ１６．１７は論理制御回路を構成する。
この回路の論理機能も第５図と同じトライステ−ト論理
回路であるが、ＰＮＯＳトランジスタ４５．４７．ＮＭ
ＯＳトランジスタ４６．４８の作用により出力ＯＵＴに
レベルシフトがない点が第１４図の従来回路と異なって
いる。
第２２図にこの回路の論理シンボルを示す。
なお、本発明のＭＯＳ駆動バイポーラ出力型レベルシフ
トして論理回路の構成上の特徴は第１２゜１４．１７，
１９．２１図の実施例で明らがなようにバイポーラトラ
ンジスタを駆動するＭＯ８論理制御回路部の論理が変わ
ってもＰＭＯＳ４５゜４７、ＮＭＯＳ４６，４８からな
る出力ルヘルシフトを補償する部分の構成は変わらない
ことである０以上の説明から明らかなように本発明によ
れば出力信号から電源電位から接地電位または共通電位
まで実質的に完全にスイッチングさせることができる。
しかも、そのスイッチングは高速で行うことができる。
第２３図は本発明の第１０の実施例を示す９図において
、１６０は信号バスである。１６４゜１６５は信号バス
１６０から信号を受ける論理ゲート回路である。１６１
は第２１図に示したレベルシフトしストライステート論
理回路であり、制御信号Ｅｌ、Ｅｌにより入カニ１を信
号バス１６０に出力する。１６２，１６３は第５図に示
したような出力にレベルシフトのあるトライステート論
理回路である。
この実施例によれば、レベルシフトレストライステート
論理回路１ケと複数のレベルシフトのあるトライステー
ト回路で信号バス１６０を駆動することにより、信号バ
ス１６０にはレベルシフトのない信号が得られる。
例えばレベルシフトのあるトライステート論理回路１６
２または１６３が信号バス１６０を駆動するとき、レベ
ルシフトレストライステート論理回路１６１のレベルシ
フト補償部（第１５図のＰＭＯＳ４５，４７、ＮＭＯＳ
４６，４８）が作用して信号バス１６０にはレベルシフ
トのない信号が得られる。
したがって、本実施例によればトライステート論理回路
１６２，１６３はトライステート論理回路１６１より素
子数の少い回路で構成することができるため、より少い
素子面積でレベルシフトのないバス信号が得られるとい
う効果が有る。レベルシフトのないバス信号はバスの信
号を受けるとる論理回路のゲート駆動信号を減衰させな
いためにまた。消費電力を増大させないためにも重要で
ある。
第２４図は本発明の第１１の実施例である０図において
、１７１，１７２はレベルシフトのないＭＯ８駆動バイ
ポーラ出力論理回路であり、１７３゜１７４．１７５は
トライステート出力バッファ回路、１７６．１７７．１
７８は集積回路チップから外部端子に出力を導出するた
めのパッドである。
トライステート出力バッファ１７３，１７４゜１７５は
論理回路１７１，１７２の出力信号により入力信号ＩＮ
Ｉ、ＩＮ２．ＩＮｎをパッド１７６゜１７７．１７８に
出力するか否かが制御される。
トライステート出力バッファの性能指標の一つは駆動信
号ＥＮ、ＥＮが入力されてから○ＵＴＩ。
０ＵＴ２．・・・・・・０ＵＴｎに信号が伝達されるま
での遅延時間であり、駆動回路１７１，１７２での遅延
時間を短くすることが重要である。トライステート出力
バッファの典型的な適用例はマイクロプロセッサのデー
タバス出力であり、８ビット。
１６ビットまたは３２ビットが同時にためされる。
このため、駆動回路１７１，１７２は同時に多数のトラ
イステートバッファを駆動する必要があり、トライステ
ートバッファの入力容量や長い配線のため大きい負荷を
駆動することになる。したがってこのような大きな負荷
を高速で駆動するためにバイポーラ出力型の論理回路１
７１，１７２は極め、て有効である。
トライステート出力バッファの性能指標の他の一つは出
力が高インピーダンス状態のとき電源から出力端子への
あるいは出力端子からＧＮＤへのリーク電流が小さいこ
とである。リーク電流を小さくするには高インピーダン
スを指示する駆動信号ＥＮ、ＥＮが付勢されたとき、ト
ライステート出力バッファ回路の電流から出力端子への
バスと出力端子からＧＮＤへのバスを完全に遮断しなけ
ればならない、このためには駆動回路１７１゜１７２は
レベルシャフトのない論理回路であることが不可欠であ
る。
第２５図は本発明の第１２の実施例を示す０図において
、１８０はＭＯ８駆動バイポーラ出力型のレベルシフト
レス論理回路であり、その出力はＮＭＯＳ１８’ｌ、１
８２，１８３のゲートに共通に接続され、これらをオン
・オフ制御する。　ＮＭＯＳ１８１，１８２，１８３の
夫々のドレインとソースは種々の回路を構成するために
必要な所定のノードに接続される０本実施例では駆動回
路１８０は多数のゲートを高速に駆動するためにＭＯ８
駆動バイポーラ出力型論理回路が好適であり、さらに、
ＮＭｏ５トランジスタ１８１，１８２，１８３を完全に
オフさせるために少なくともその低レベル出力にレベル
シフトのない事が重要である。
第２６図は本発明の第１３の実施例を示す０図において
、１９０はＭＯ８駆動バイポーラ出力型のレベルシフト
レス論理回路であり、その出力はＰＭＯＳトランジスタ
１９１，１９２．１９：Ｍ）ゲートに共通接続され、こ
れらをオン・オフ制御する。ＰＭＯＳトランジスタ１９
１，１９２゜１９３の夫々のソースとドレインは種々の
回路を構成するために必要な所定のノードに接続される
。
本実施例では駆動回路１９０に多数のゲートを高速に駆
動するためにＭＯ８駆動バイポーラ出力型論理回路が好
適であり、さらに、ＰＭＯＳトランジスタ１９１，１９
２，１９３を完全にオフさせるために少なくともその高
レベル出力にレベルシフトのない事が重要である。
第２７図は本発明の第１４の実施例を示す０図において
、２００はＭＯ８駆動バイポーラ出力型のレベルシフト
レス論理回路であり、その出力にＰＭＯＳトランジスタ
２０１，２０２，２０３、ＮＭＯＳトランジＸ夕２０４
，２０５，２０６の一ゲートに共通に接続され、これら
をオン、オフ制御する。ＰＭＯＳトランジスタ２０１，
２０２゜２０３、ＮＭＯＳ２０４，２０５，２０６１７
）ソースとドレインは種々の回路を構成するために必要
な所定のノードに接続される０本実施例では駆動回路２
００は多数のゲートを高速に駆動するためにＭＯ８駆動
、バイポーラ出力型論理回路が好適であり、さらにＰＭ
ＯＳトランジスタ２０１゜２０２．２０３を完全にオフ
させるためにその高レベル出力にレベルシフトのない事
が重要であり。
同様にＮＭｏ５トランジスタ２０４，２０５゜２０６を
完全にオフさせるためにその低レベル出力にレベルシフ
トのない事が重要である。
第２８図は本発明の第１５の実施例である０図において
、２１０，２１１にＭＯ８駆動バイポーラ出力型のレベ
ルシフトレス論理回路であり、その出力は２１２，２１
．３で代表される１ビットのダイナミックラッチ回路を
複数個駆動する。ダイナミックラッチ２１２は１ケのク
ロックドインバータ２１４と１ケのインバータ２１６で
構成されており、このラッチをｎビット、２段分設ける
事により、本実施例ではｎビット２段のダイナミックシ
フトレジスタが構成されている。
本実施例では駆動回路２１０，２１１は多数のダイナミ
ックラッチを高速に駆動するためにＭＯ３駆動バイポー
ラ出力型論理回路が好適であり、さらに、第７図のダイ
ナミックラッチ回路の例で説明したようにその高レベル
出力、低レベル出力の両方にレベルシフトのない事が重
要である。
第２９図は本発明の第１６の実施例である。この実施例
も第２１図の実施例と同じくｎビット、２段のダイナミ
ックシフトレジスタを構成しており、第２１図のクロッ
クドインバータ２１４゜２１５が第２２図ではＮＭｏ５
トランジＸ　夕２２６゜ＰＭＯＳトランジスタ２２８か
らなる相補スイッチとＮＭＯＳトランジスタ２２７、Ｐ
ＭＯＳトランジスタ２２９からなる相補スイッチに置き
変わっている点が異なっている。
本実施例でも駆動回路２２０，２２１は多数のダイナミ
ックラッチを高速に駆動するにＭＯ８駆動バイポーラ出
力主論理回路が好適であり、さらに、その高レベル出力
、低レベル出力の両方にレベルシフトのない事が重要で
ある。
第３０図は本発明の第１７の実施例であるレジスタファ
イルの構成図である０図において、２３０゜２３１はＭ
ｏ８駆動バイポーラ出力型のレベルシフトレス論理回路
、２３２，２３３はインバータ、２３６はインピーダン
ス素子によるフィードバック手段であり、２３２，２３
５，２３６で１ビットのメモリを構成する。２３４は書
込み制御用のエンハンスメント型ＮＭＯＳトランジスタ
であり、書込み信号ＷＲが“Ｈ”レベルのときデータ線
Ｂｏのデータをメモリに書込み、′Ｌ”レベルのときは
オフである。２３５は読出し制御用のエンハンスメント
型ＮＭＯＳトランジスタであり、読出し信号ＲＤが高レ
ベルのときメモリの内容をデータ線ＢＯに読出し、′Ｌ
”レベルのときはオフである。
本実施例では駆動回路２３０，２３１は２３４゜２３５
で代表される多数のＭＯＳゲートを高速に駆動するため
にＭＯ８駆動バイポーラ出力型論理回路が好適である。
さらに、少なくともその低レベル出力に、レベルシフト
のないことが重要である。もし、レベルシフトがあると
ＮＭＯＳトランジスタ２３４，２３５で代表されている
本来オフであるべき多数の書込み制御用と読出し制御用
のＮＭｏ３が弱オンの状態にとどまるためデータ線Ｂｏ
、　Ｂｚ　、・・・・・・Ｂ、の電位を変化させデータ
線センス回路（図示されていない）を誤動作させる危険
性が増大する。
第３１図は本発明の第１８の実施例であるスタティック
ＲＡＭの構成図である。図において、２４０はＭＯ８駆
動バイポーラ出力型レベルシフトレス論理回路でありリ
ード線Ｗｏ　を駆動する。２４１は正帰還型インバータ
からなるメモリとワード＄ＩＷｏによりオン・オフ制御
される書込み、読出し制御用のエンハンスメント型ＮＭ
ＯＳトランジスタ２４７，２４８からなる １ビットのメモリセルである。
また、２４２，２４３はデータ線ＢＵ、ＢＵをプリチャ
ージするＭＯＳトランジスタ、２４４゜２４５は列選択
用のＭｏＳトランジスタ、２４６はセンス回路である。
本実施例ではワード線駆動回路２４０は２４７゜２４８
で代表される多数のＭＯＳゲートを高速に駆動するため
にＭＯ８駆動バイポーラ出力型論理回路が好適であり、
さらに、ＮＭｏ８２４７゜２４８で代表される書込み、
読出し制御用のＮＭｏ３を完全にオフにするために少な
くともその低レベル出力にレベルシフトのないことが重
要である。
もし、レベルシフトがあると本来オフであるべき多数の
ＮＭｏ８か弱オンの状態にとどまり、ビット線ＢＯ，Ｂ
Ｏの電位を変化させセンス回路２４６を誤動作させる危
険性が増大する。
第３２図は本発明の第１９の実施例であるダイナミック
ＲＡＭの構成図である０図において、２５０はＭｏ８駆
動バイポーラ出力型のレベルシフトレス論理回路であり
、ワード線Ｗｏを駆動する。２５１はワード線Ｗｏの信
号によってオン・オフ制御されるエンハンスメント型Ｍ
ＯＳスイッチ、２５２は１ビットの情報を記憶するキャ
パシタであり、２５１と２５２で１ビットのダイナミッ
クメモリが構成される。２５４はセンス回路であり、ダ
ミーセル２５５の出力Ｒｏとビット線ＢＯの信号を差動
的に検出する。
本実施例ではワード線駆動回路２５０は２５１で代表さ
れる多数のＮＭＯＳゲートを高速に駆動するためにＭｏ
８駆動バイポーラ出力型の論理回路が好適であり、さら
に、上記多数のＮＭｏ８を完全にオフにするために少な
くともその低レベル出力にレベルシフトのないことが重
要である。
もしレベルシフトがあると本来オフであるべき多数のＮ
Ｍｏ８が弱オンの状態にとどまり、ビット線ＢＯ，Ｂｌ
、・・・・・・Ｂｎの電位を変化させセンス回路２５４
を誤動作させる危険性が増大する。
第３３図は本発明の第２０の実施例であるＲＯＭの構成
図である０図において２６０はＭｏ８駆動バイポーラ出
力型のレベルシフト論理回路であり、ワード線Ｗｏ＠−
駆動する。２６１はワード線Ｗ。
によってオン・オフ制御されるエンハンスメント型ＮＭ
ＯＳであり、ゲートに高レベル信号が与えられたときこ
のＭｏ８がビット線ＢＯに能動的に結合されるか否かで
情報の“１”、′０”を記憶する。２６２はビット線プ
リチャージ用のＭｏ３．２６３は列選択用のＭＯＳ、２
６４はセンス回路である。
本実施例ではワード線駆動回路２６０は２６１で代表さ
れる多数のＮＭＯＳゲートを高速に駆動するためにＭＯ
８駆動バイポーラ出力型の論理回路が好適であり、さら
に多数のＮＭＯＳを完全にオフにするために少なくとも
その低レベル出力にレベルシフトのない事が重要である
。
もし、レベルシフトがあると本来オフであるべき多数の
ＮＭＯＳが弱オンの状態にとどまり、ビット線ＢＯ，Ｂ
ｌ、・・・・・・Ｂｎの電位を変化させセンス回路２６
４を誤動作させる危険性が増大する。
なお１以上の実施例で述べたＭＯ８駆動バイポーラ出力
型論理回路は高負荷を高速で駆動するという目的から２
μｍ以下の微細化ＭＯ８とそれに見合った微細化高性能
バイポーラトランジスタの組合せが必要であり、従来の
ＣＭＯＳプロセスによるラテラルＮＰＮトランジスタや
ＷＥＬＬ構造をそのまま利用したバーケカルＮＰＮトラ
ンジスタなどの低性能バイポーラトランジスタではその
目的が達成できない事に留意しなければならない。
すなわち、ＭＯ３駆動バイポーラ出力型論理回路はＭＯ
Ｓの駆動電流をバイポーラのカレントゲインにより増幅
して、高負荷を大電流で充放電するものであるが、第３
４図に示すように、低性能のバイポーラトランジスタ＃
１は周波数ｆ１でカレントゲインが１になり、もはやバ
イポーラトランジスタとしての増幅作用をしなくなりバ
イポーラトランジスタによる負荷の高速充放電は期待で
きなくなる。
第３５図は本発明のＭＯ８駆動バイポーラ出力型論理回
路に適用されるデバイス断面構造を示す。
図において２８０はＰ基板であり、その上にＮ十埋込み
層２８１．Ｐ十埋込み層２８２が形成され、その上にＮ
エビ（エピタキシャル）層２８３とＰエビ層２８４が形
成される。
ＰＮＰトランジスタはＰ基板２８０をコレクタ、Ｎエピ
層２８３をベース、Ｐ十拡散層２８８をエミッタとして
形成される。
ＮＭＱＳトランジスタはＰエピ層２８４を基板としてＮ
十拡散層２８Ｇによりドレイン、ソースが形成され、ポ
リシリコン２８９でゲートが形成される。ＰＭＯＳトラ
ンジスタはＮエビ層２８３を基板としてＰ十拡散層２８
８によりドレイン。
ソースが形成され、ポリシリコン２８９でゲートが形成
される。
ＮＰＮ　トランジスタはＮエピ層２８３をコレクタ、Ｐ
ベース拡散層２８５をベース、Ｎエミッタ拡散層２８７
をエミッタとしたコレクタ分離型（ｉｎｏｌａｔｅ　）
のたて型ＮＰＮである。このデバイス構造によりエミツ
タ幅２μｍ以下の細加工でｆｒ　が数Ｇ）（Ｅ以上の高
性能バイポーラトランジスタが得られる。
〔発明の効果〕
本発明によれば、出力信号のレベルシフトがなく、かつ
、大きな容量性負荷の高速スイッチングが可能なｌＭＯ
Ｓトランジスタバイポーラトランジスタからなる複合回
路からなる半導体装置を得ることができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す回路図、第２図、
第３図はそれぞれ従来の複合回路の一例を示す回路図、
第４図は第２図、第３図、第９図の回路のシンボルを示
す図、第５図は従来の複合回路の他の例を示す回路図、
第６図は第５図の回路のシンボルを示す図、第７図はク
ロックドインバータ回路の一例を示す回路図、第８図は
第７図の回路のシンボルを示す図、第９図は従来の複合
回路の一例を示す回路図、第１０図、第１１図。 第１２図はそれぞれ本発明の第２．第３．第４の実施例
を示す回路図、第１３図は第１２図の回路の入出力特性
図、第１４図、第１５図はそれぞれ本発明の第５，６の
実施例を示す回路図、第１６図は第１２図、第１４図及
び第１５図の回路のシンボルを示す図、第１７図は本発
明の第７の実施例を示す回路図、第１８図は第１７図の
回路のシンボルを示す図、第１９図は本発明の第８の実
施４例を示す回路図、第２０図は第１９図の回路のシン
ボルを示す図、第２１図は本発明の第９の実施例を示す
図、第２２図は第２１図の回路のシンボルを示す図、第
２３図から第３３図はそれぞれ第１ｏから第２０の実施
例の回路を示す図、第３４図は本発明を説明するに有用
な図、第３５図は本発明による複合回路のデバイス構造
断面図である。 ２６．２９・・・ＰＭＯＳトランジスタ、２７，３３・
・・Ｎ　Ｐ　Ｎ　）−ランジスタ、２８，３４．３９・
・・インバータ、３２，３５，３７，４０・−ＮＭＯＳ
ｈ９ンジスタ、３８・・・ＰＮＰトランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １、少なくとも１つのエンハンスメント型ＭＯＳトラン
    ジスタによつて駆動されるバイポーラトランジスタと、
    このバイポーラトランジスタのコレクタまたはエミッタ
    に接続された出力端子と、前記出力端子の信号を反転す
    る論理反転手段と、ソースとドレインが前記バイポーラ
    トランジスタのコレクタ・エミッタ間に並列接続され、
    前記論理反転手段の出力信号によつてオン・オフ制御さ
    れるエンハンスメント型ＭＯＳトランジスタとを備えた
    半導体装置。 ２、特許請求の範囲第１項において、前記バイポーラト
    ランジスタは両方の前記ＭＯＳトランジスタから独立し
    た半導体基板上の島に形成され、且つそのコレクタが前
    記半導体基板と分離されたたて型ＮＰＮトランジスタを
    含む半導体装置。 ３、特許請求の範囲第１項において前記論理反転手段は
    ＣＭＯＳゲート回路で構成された半導体装置。 ４、電源電圧を受ける第１の端子と； 共通電位を受ける第２の端子と； 前記半導体装置の出力信号を出力する出力端子手段と； 少なくとも１つの第１の入力信号を受ける入力端子手段
    と； エンハンスメント型ＭＯＳトランジスタを含み、前記第
    １の入力信号に応答して少なくとも１つの第１の信号を
    出力する第１の手段と；バイポーラトランジスタを含み
    、前記第１の信号に応答して前記第１の端子手段と第２
    の端子手段との間でスイッチングし前記第１の端子手段
    と出力端子との間または前記第２の端子手段と出力端子
    との間に第１の電気的接続を形成する第１のスイッチ手
    段と； 前記出力端子手段に接続されて、前記出力信号のレベル
    を反転し、反転信号を出力する反転手段と； エンハンスメント型ＭＯＳトランジスタを含み、前記第
    １のスイッチ手段に接続されて、前記反転信号に応答し
    前記電気的接続に並列に実質的に電圧降下のない第２の
    電気的接続を形成する第２のスイッチ手段と、を有する
    ことを特徴とする半導体装置。 ５、特許請求の範囲第４項において、前記反転手段はＣ
    ＭＯＳゲート回路を含む半導体装置。 ６、特許請求の範囲第４項において、前記第１のスイッ
    チ手段はコレクタが前記第１の端子手段に、エミッタが
    前記出力端子にそれぞれ接続された第１のＮＰＮトラン
    ジスタと、コレクタが前記出力端子に、エミッタが前記
    第２の端子にそれぞれ接続された第２のＮＰＮトランジ
    スタと、を含み、 前記第１の手段は少なくとも１つのエンハンスメント型
    ＰＭＯＳトランジスタと少なくとも１つのエンハンスメ
    ント型ＮＭＯＳトランジスタとを持ち、前記少なくとも
    １つの第１の信号として第２の信号を出力する少なくと
    も１つの論理制御回路を含み、前記第１および第２のＮ
    ＰＮトランジスタが前記第２の信号で相補的に駆動され
    る半導体装置。 ７、特許請求の範囲第６項において前記第１の手段は前
    記少なくとも１つの第１の入力信号に加え、第２の入力
    信号と該第２の入力信号と逆極性の第３の入力信号とを
    受け、 前記論理制御回路は前記第１のＮＰＮトランジスタのベ
    ースに接続されて前記第１の入力信号に応答し前記第１
    のＮＰＮトランジスタを駆動するＰＭＯＳ論理制御回路
    と、前記第１のＮＰＮトランジスタのベースに該ＭＯＳ
    論理制御回路と直列に接続され前記第２の入力信号によ
    つて導通遮断が制御されるＰＭＯＳスイッチと、前記第
    ２のＮＰＮトランジスタのベースに接続されて前記第１
    の入力信号に応答し該第２のＮＰＮトランジスタを駆動
    するＮＭＯＳ論理制御回路と、前記第２のＮＰＮトラン
    ジスタのベースに該ＮＭＯＳ論理制御回路と直列に接続
    されて前記第３の入力信号によつて導通遮断が制御され
    るＮＭＯＳスイッチと、を含み、前記第１および第２の
    ＮＰＮトランジスタは前記第２および第３の入力信号に
    応答し同時にオンまたはオフに制御される半導体装置。 ８、特許請求の範囲第４項において、前記バイポーラト
    ランジスタは前記第１の手段および前記第２のスイッチ
    手段のエンハンスメント型ＭＯＳトランジスタから独立
    した、半導体基板上の島に形成され、かつ、前記バイポ
    ーラトランジスタのコレクタが前記半導体基板から独立
    されたたて型ＮＰＮトランジスタを含む半導体装置。 ９、特許請求の範囲第４項において前記半導体装置は複
    数の入力信号を対応する複数の出力パッドに出力するか
    否かを共通の制御信号によつて制御するトライステート
    出力バッファ回路の前記共通の制御信号を供給するよう
    にされている半導体装置。 １０、特許請求の範囲第４項において前記半導体装置は
    ゲートが共通に接続された複数のエンハンスメント型Ｎ
    ＭＯＳスイッチ回路の前記ゲートの駆動信号として少な
    くとも低レベル信号にレベルシフトのないゲート駆動信
    号を供給するようにされている半導体装置。 １１、特許請求の範囲第４項において、前記半導体装置
    はゲートが共通に接続された複数のエンハンスメント型
    ＰＭＯＳスイッチ回路の前記ゲートの駆動信号として少
    なくとも高レベル信号にオフセットのないゲート駆動信
    号を供給するようにされている半導体装置。 １２、特許請求の範囲第４項において前記半導体装置は
    ゲートが共通に接続されたエンハンスメント型ＰＭＯＳ
    とエンハンスメント型ＮＭＯＳの対からなるＭＯＳスイ
    ッチ回路の前記ゲートの駆動信号を供給するようにされ
    ている半導体装置。 １３、特許請求の範囲第４項において前記半導体装置は
    第１のクロックと該第１のクロックとを逆極性の第２の
    クロックで入力信号を出力へ伝達するか否かが制御され
    るクロツクドインバータを含むｍビット、ｎ段（ｍ、ｎ
    は１以上）のダイナミツクシフトレジスタの前記第１、
    第２のクロック信号を供給するようにされている半導体
    装置。 １４、特許請求の範囲第４項において、前記半導体装置
    は第１のクロックと該第１のクロックと逆極性の第２の
    クロックで入力信号を出力へ伝達するか否かが制御され
    るエンハンスメント型ＰＭＯＳとエンハンスメント型Ｎ
    ＭＯＳの並列接続スイッチを含むｍビット、ｎ段（ｍ、
    ｎは１以上）のダイナミックシフトレジスタの前記第１
    、第２のクロック信号を供給するようにされている半導
    体装置。 １５、特許請求の範囲第４項において、前記半導体装置
    は２ケのインバータを含む正帰還型スタテツク情報記憶
    部と記憶部の内容の読出しを制御するためのエンハンス
    メント型ＮＭＯＳと、記憶部への情報の書込みを制御す
    るためのエンハンスメント型ＮＭＯＳを含む１ビットの
    メモリを単位として構成されたｍビット、ｎフード（ｍ
    、ｎは１以上）のレジスタファイルの前記読出し制御用
    ＮＭＯＳと書込み制御用ＮＭＯＳのゲートのどちらか又
    は両方を駆動するための少なくとも低レベル出力にオフ
    セットのない信号を出力するようにされている半導体装
    置。 １６、特許請求の範囲第４項において、前記半導体装置
    は２ケのインバータを含む正帰還型スタテツク情報記憶
    部と該記憶部の情報で読出し又は書込み制御するために
    ワード線の信号でオン・オフ制御される２ケのエンハン
    スメント型ＮＭＯＳを含む１ビットのメモリを単位とし
    て構成される複数ビットのスタティック型ＲＡＭの、前
    記ワード線の信号として少なくとも低レベル出力にレベ
    ルシフトのない信号を供給するようにされている半導体
    装置。 １７、特許請求の範囲第４項において、前記半導体装置
    は情報の読出しと書込みを制御するためにワード線の信
    号によりオン・オフ制御される１ケのエンハンスメント
    型ＮＭＯＳと情報を記憶するための１ケのキャパシタか
    らなる１ビットのメモリを単位として構成される複数ビ
    ットのダイナミック型ＲＡＭの、前記ワード線の信号と
    して少なくとも低レベル出力にレベルシフトのない信号
    を供給するようにされている半導体装置。 １８、特許請求の範囲第４項において、前記半導体装置
    はワード線の信号によりオン・オフ制御される１ケのエ
    ンハンスメント型ＮＭＯＳが情報の読出し時にディジッ
    ト線に能動的に結合されるか否かで情報の“１”、“０
    ”を記憶する１ビットのメモリを単位として構成される
    複数ビットのＲＯＭの、前記ワード線の信号として少な
    くとも低レベル出力にレベルシフトのない信号を供給す
    るようにされている半導体装置。 １９、特許請求の範囲第７項において、前記半導体装置
    は少なくとも１つの出力信号にレベルシフトのあるＭＯ
    Ｓ駆動バイポーラ出力型トライステート論理回路ととも
    に一つの共通バスを駆動するようにアレンジされている
    半導体装置。
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