JPH02235438A - マルチチャネルカウンタ装置 - Google Patents
マルチチャネルカウンタ装置Info
- Publication number
- JPH02235438A JPH02235438A JP5673789A JP5673789A JPH02235438A JP H02235438 A JPH02235438 A JP H02235438A JP 5673789 A JP5673789 A JP 5673789A JP 5673789 A JP5673789 A JP 5673789A JP H02235438 A JPH02235438 A JP H02235438A
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- JP
- Japan
- Prior art keywords
- clock
- output
- channel
- signal
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
『産業上の利用分野」
この発明は例えば高速飛翔体などに使用される慣性装置
に組み込まれた複数個のジャイロ、複数個の加速度計か
ら得られる信号処理された入力角速度に比例したジャイ
ロパルス、入力加速度に比例した加速度針パルスを各別
にカウンタで計数し、これらの計数値をサンプリングク
ロックごとに取り込むマルチチャネルカウンタ装置に関
する．「従来の技術」 従来のマルチチャネルカウンタ装置は第５図に示すよう
に各チャネルＯＨ １ −ＣＨ ６ごとにアップダウ・
ンカウンタ．ｌｌとそのカウンタ１１の８１数値をラッ
チ信号ごとにラッチするラッチ回路ｌ２とが設けられ、
各チャネルＣＨ ｌ −ＣＯ ６ごとに供給されるアッ
プカウントパルスｔｌｐｌ〜υｐ６をカウンタ１１でア
ップカウントし、供給されるダウンカウントバルスＤｏ
ｗｎ ｌ ＮＤｏｗｎ ６をカウンタ１ｌでダウンカウ
ントする．第６図に示すように基準クロック発生器ｌ３
よりの基準クロックが分周器ｌ４により分周されてサン
プリングクロックが作られる．このサンプリングクロッ
クは中央処理装置（ｃｐｕ）１５へ割り込みとして供給
される．ＣＰＵｌ５はサンプリングクロックが入力され
ると、各チャネルＣＨＩ〜ＣＨ６に対するアドレスを順
次発生してアドレスバス１６を通じてマルチチャネルカ
ウンタＬ７へ供給する．そのアドレスの上位４ビットは
デコーダ１８へ供給され、デコーダ１８より各アドレス
ごとにチップ選択信号ＣＳを発生してマルチチャネルカ
ウンタｌ７へ供給する．また分周器１４から基準クロッ
クを２分の１に分周したシステムクロックが出力されて
マルチチャネルカウンタｌ７へ供給される． マルチチャネルカウンタ１７においては第５図に示すよ
うに、デコーダｌ８からのチップ選択信号がデコーダ１
９のチップ選択端子へ供給されると共にＤ形フリップフ
ロップ２１のデータ端子へ供給される。Ｄ形フリップフ
ロップ２ｌのクロック端子にシステムクロックが供給さ
れて、チップ選択信号ＣＳが発生するごとにその直後の
システムクロックと同期したラッチ信号がＤ形フリンブ
フロップ２１から得られる。このラッチ信号は各チャネ
ルＣＨＩ〜６１１６の各ラッチ回路１２ヘラッチ指令と
して供給される．アドレスバス１６から供給されたアド
レスはデコーダｌ９でデコードされ、デコーダ１９から
各チャネルＣ｝Ｉ １ −Ｃｌ ６に対するチャネル選
択信号ＣＨ Ｉ ＳＥＬ −ＣＨ ６ Ｓ［！Ｌが対応
チャネルのラッチ回路１２に対して読み出し指令として
供給される．各ラッチ回路ｌ２から読み出されたデータ
はデータバス２２を通じてＣＰＵ１５に取り込まれる． 「発明が解決しようとする課題」 第７図に示すようにサンプリングクロックが発生した後
、チャネル選択信号ＣＨ Ｉ ＳＥＬ −Ｃｌ ６ Ｓ
ＥＬは順次時間的にずれて発生するが、チップ選択信号
ＣＳは各アドレスまたは複数のアドレスごとに発生する
ため、チャネル選択信号ＣＨ Ｉ ＳＥＬ −ＣＨ ６
ＳＥＬが発生する間に複数のラッチ信号が発生し、例え
ばチャネル選択信号ＣＨ Ｉ ＳＥＬにより、チャネル
ＣＨＩから読み出されるデータがラッチされた時と、チ
ャネル選択信号ＣＨ ６ ＳＥＬによりチャネルＣＨ６
から読み出されるデータがラッチされた時とでは時間的
に異なったものとなる．つまり、従来のマルチチャネル
カウンタ装置においては１つのサンプリングクロックに
もとづき取り込まれる各カウンタからのラッチが時間的
にずれており、データの同時性がなかった． 「諜題を解決するための手段」 この発明によれば基準クロックを分周する分周器の出力
が、複数のＤ形フリップフｂツプの蝋続接続の初段のデ
ータ端子へ供給され、上記分周器の途中の出力が上記複
数のＤ形フリップフロップへクロックとして供給されて
その初段の入力が順次移動され、その複数のＤ形フリッ
プフロップの途中の出力からサンプリングクロ７クが取
り出され、そのサンプリングクロンクが取り出された段
より後段の出力から各チャネルのラッチ回路に対するラ
ッチ信号が作られる。
に組み込まれた複数個のジャイロ、複数個の加速度計か
ら得られる信号処理された入力角速度に比例したジャイ
ロパルス、入力加速度に比例した加速度針パルスを各別
にカウンタで計数し、これらの計数値をサンプリングク
ロックごとに取り込むマルチチャネルカウンタ装置に関
する．「従来の技術」 従来のマルチチャネルカウンタ装置は第５図に示すよう
に各チャネルＯＨ １ −ＣＨ ６ごとにアップダウ・
ンカウンタ．ｌｌとそのカウンタ１１の８１数値をラッ
チ信号ごとにラッチするラッチ回路ｌ２とが設けられ、
各チャネルＣＨ ｌ −ＣＯ ６ごとに供給されるアッ
プカウントパルスｔｌｐｌ〜υｐ６をカウンタ１１でア
ップカウントし、供給されるダウンカウントバルスＤｏ
ｗｎ ｌ ＮＤｏｗｎ ６をカウンタ１ｌでダウンカウ
ントする．第６図に示すように基準クロック発生器ｌ３
よりの基準クロックが分周器ｌ４により分周されてサン
プリングクロックが作られる．このサンプリングクロッ
クは中央処理装置（ｃｐｕ）１５へ割り込みとして供給
される．ＣＰＵｌ５はサンプリングクロックが入力され
ると、各チャネルＣＨＩ〜ＣＨ６に対するアドレスを順
次発生してアドレスバス１６を通じてマルチチャネルカ
ウンタＬ７へ供給する．そのアドレスの上位４ビットは
デコーダ１８へ供給され、デコーダ１８より各アドレス
ごとにチップ選択信号ＣＳを発生してマルチチャネルカ
ウンタｌ７へ供給する．また分周器１４から基準クロッ
クを２分の１に分周したシステムクロックが出力されて
マルチチャネルカウンタｌ７へ供給される． マルチチャネルカウンタ１７においては第５図に示すよ
うに、デコーダｌ８からのチップ選択信号がデコーダ１
９のチップ選択端子へ供給されると共にＤ形フリップフ
ロップ２１のデータ端子へ供給される。Ｄ形フリップフ
ロップ２ｌのクロック端子にシステムクロックが供給さ
れて、チップ選択信号ＣＳが発生するごとにその直後の
システムクロックと同期したラッチ信号がＤ形フリンブ
フロップ２１から得られる。このラッチ信号は各チャネ
ルＣＨＩ〜６１１６の各ラッチ回路１２ヘラッチ指令と
して供給される．アドレスバス１６から供給されたアド
レスはデコーダｌ９でデコードされ、デコーダ１９から
各チャネルＣ｝Ｉ １ −Ｃｌ ６に対するチャネル選
択信号ＣＨ Ｉ ＳＥＬ −ＣＨ ６ Ｓ［！Ｌが対応
チャネルのラッチ回路１２に対して読み出し指令として
供給される．各ラッチ回路ｌ２から読み出されたデータ
はデータバス２２を通じてＣＰＵ１５に取り込まれる． 「発明が解決しようとする課題」 第７図に示すようにサンプリングクロックが発生した後
、チャネル選択信号ＣＨ Ｉ ＳＥＬ −Ｃｌ ６ Ｓ
ＥＬは順次時間的にずれて発生するが、チップ選択信号
ＣＳは各アドレスまたは複数のアドレスごとに発生する
ため、チャネル選択信号ＣＨ Ｉ ＳＥＬ −ＣＨ ６
ＳＥＬが発生する間に複数のラッチ信号が発生し、例え
ばチャネル選択信号ＣＨ Ｉ ＳＥＬにより、チャネル
ＣＨＩから読み出されるデータがラッチされた時と、チ
ャネル選択信号ＣＨ ６ ＳＥＬによりチャネルＣＨ６
から読み出されるデータがラッチされた時とでは時間的
に異なったものとなる．つまり、従来のマルチチャネル
カウンタ装置においては１つのサンプリングクロックに
もとづき取り込まれる各カウンタからのラッチが時間的
にずれており、データの同時性がなかった． 「諜題を解決するための手段」 この発明によれば基準クロックを分周する分周器の出力
が、複数のＤ形フリップフｂツプの蝋続接続の初段のデ
ータ端子へ供給され、上記分周器の途中の出力が上記複
数のＤ形フリップフロップへクロックとして供給されて
その初段の入力が順次移動され、その複数のＤ形フリッ
プフロップの途中の出力からサンプリングクロ７クが取
り出され、そのサンプリングクロンクが取り出された段
より後段の出力から各チャネルのラッチ回路に対するラ
ッチ信号が作られる。
この発明においては１つのサンプリングクロックに対し
て１つのラッチ信号のみしか発生されず、各チャネルは
そのラッチ信号によりラッチされるためテ゛一夕の同時
性が得られる。
て１つのラッチ信号のみしか発生されず、各チャネルは
そのラッチ信号によりラッチされるためテ゛一夕の同時
性が得られる。
「実施例」
第１図及び第２図はこの発明の実施例を示し、第５図、
第６図と対応する部分には同一符号を付けてある．一分
周器１４で基準クロックＡ（第３図Ａ）を２０００分の
１に分周した出力Ｄ（第３図Ｄ）はＤ形フリップフロッ
プ２３のデータ端子へ供給される．Ｄ形フリップフロッ
プ２３に対し、Ｄ形フリップフロップ２４．２５．２６
が順次縦続接続される．分周３１４より得られる基準ク
ロフクＡを２分の１に分周したクロックＢ（第２図Ｂ）
がＤ形フリップフロップ２４．２６のクロック端子へ供
給され、そのクロックＢをインバータ２７で反転したク
ロシクＣ（第２図Ｃ）がＤ形フリップフロップ２３．２
５のクロック端子へ供給される．Ｄ形フリップフロップ
２４のＱ出力Ｇの反転信号とＤ形フリップフロップ２５
のＱ出力Ｈの反転信号とがアンド回路２８へ供給される
．Ｄ形フリップフロップ２５のＱ出力Ｊの反転信号と、
Ｄ形フリップフロップ２６のＱ出力Ｋの反転信号とがア
ンド回路２９へ供給される．アンド回路２９の出力Ｌは
インバータ３ｌへ供給される．この例ではアンプカウン
トとダウンカウントとを各別に行わせた場合で、第２図
に示すようにチャネルＣＨＩ， Ｃ｝１３， ＣＩ＋５
・・・・・・（ＣＨ３，ＣＨ５は図示せず）のカウンタ
ｌ１はアップカウントを行い、チャネルＣＨ２，ＣＨ４
，ＣＨ６・・・・・・（ＣＩ１４， ＣＦ＋６は図示せ
ず）のカウンタ１１はダウンカウントを行う．第１図中
のアンド回路２日の出力ｌがラッチ信号として各チャネ
ルのラッチ回路１２へ供給され、アンド回路２９の出力
Ｌがクリア信号として各チャネルのカウンタ１１へ供給
される． 分周器ｌ４の出力Ｄが第３図Ｄに示すように立上ると、
クロソクＣの立上りでＤ形フリップフロップ２３のＱ出
力Ｅが第３図Ｅに示すように立上り、このためクロック
Ｂの立上りでＤ形フリップフロップ２４のＱ出力Ｆが第
３図Ｆに示すように立上り、これに伴ってクロックＣの
立上りでＤ形フリップフロップ２５のＱ出力Ｈが第３図
Ｈに示すように立上り、この結果、クロックＢの立上り
でＤ形フリップフロップ２６のＱ出力Ｋが第３図Ｋに示
すように立上る．Ｄ形フリップフロップ２４のＱ出力Ｇ
（第３図Ｇ）の立下りで立上り、Ｄ形フリップフロップ
２５のＱ出力Ｈの立上りで立下るパルスが第３図Ｉに示
すようにアンド回路２８から得られる．またＤ形フリッ
プフロップ２５のＱ出力Ｊ（第３図Ｊ）の立下りで立上
り、Ｄ形フリップフロップ２６のＱ出力Ｋの立上りで立
下るパルスが第３図Ｌに示すように得られる。その反転
出力がインバータ３１より第３図Ｍに示すように得られ
る． Ｄ形フリップフロップ２３の出力Ｅがサンプリングクロ
ックとしてＣＰＵｌ５へ割り込むと、このサンプリング
クロックＥの立上りより、クロフクＢの半周期遅れてラ
ッチ信号Ｉが発生し、このラッチ信号Ｉの立上りで各チ
ャネルＣＨＩ−ＣＨ１２の各カウンタ１ｌの内容が各ラ
ッチ回路１２にラッチされる．ラッチ信号Ｉが立下ると
クリア信号Ｌが発生して各チャネルＣＩＩ〜ＣＨ１２の
各カウンタ１１の内容がクリアされる．各カウンタ１１
はクリアされると０から計数を始める．次のサンプリン
グクロックＥが立上るまでの間にＣＰＵ１５は各チャネ
ルＣＩＩ〜ＣＨ１２に対するアドレスをアドレスバスｌ
６へ順次供給して各チャネルＣＨＩ〜ＣＨ１２の各ラッ
チ回路ｌ２に保持されているデータをデータバス２２を
介して順次読み取る．ラッチ信号１及びクリア信号Ｌの
タイミングは第４図に示すようにカウンタの内容のラッ
チの後、カウンタのクリアは次の入力パルスが来る前に
行われ、データの取りこぼしがないようにされている．
上述においてはアップカウントパルスとダウンカウント
パルスとに対し別個のカウンタを用いたが、第５図に示
したようにアップカウントパルスとダウンカウントパル
スとを共通の７ツプダウンカウンタで計数してもよい。
第６図と対応する部分には同一符号を付けてある．一分
周器１４で基準クロックＡ（第３図Ａ）を２０００分の
１に分周した出力Ｄ（第３図Ｄ）はＤ形フリップフロッ
プ２３のデータ端子へ供給される．Ｄ形フリップフロッ
プ２３に対し、Ｄ形フリップフロップ２４．２５．２６
が順次縦続接続される．分周３１４より得られる基準ク
ロフクＡを２分の１に分周したクロックＢ（第２図Ｂ）
がＤ形フリップフロップ２４．２６のクロック端子へ供
給され、そのクロックＢをインバータ２７で反転したク
ロシクＣ（第２図Ｃ）がＤ形フリップフロップ２３．２
５のクロック端子へ供給される．Ｄ形フリップフロップ
２４のＱ出力Ｇの反転信号とＤ形フリップフロップ２５
のＱ出力Ｈの反転信号とがアンド回路２８へ供給される
．Ｄ形フリップフロップ２５のＱ出力Ｊの反転信号と、
Ｄ形フリップフロップ２６のＱ出力Ｋの反転信号とがア
ンド回路２９へ供給される．アンド回路２９の出力Ｌは
インバータ３ｌへ供給される．この例ではアンプカウン
トとダウンカウントとを各別に行わせた場合で、第２図
に示すようにチャネルＣＨＩ， Ｃ｝１３， ＣＩ＋５
・・・・・・（ＣＨ３，ＣＨ５は図示せず）のカウンタ
ｌ１はアップカウントを行い、チャネルＣＨ２，ＣＨ４
，ＣＨ６・・・・・・（ＣＩ１４， ＣＦ＋６は図示せ
ず）のカウンタ１１はダウンカウントを行う．第１図中
のアンド回路２日の出力ｌがラッチ信号として各チャネ
ルのラッチ回路１２へ供給され、アンド回路２９の出力
Ｌがクリア信号として各チャネルのカウンタ１１へ供給
される． 分周器ｌ４の出力Ｄが第３図Ｄに示すように立上ると、
クロソクＣの立上りでＤ形フリップフロップ２３のＱ出
力Ｅが第３図Ｅに示すように立上り、このためクロック
Ｂの立上りでＤ形フリップフロップ２４のＱ出力Ｆが第
３図Ｆに示すように立上り、これに伴ってクロックＣの
立上りでＤ形フリップフロップ２５のＱ出力Ｈが第３図
Ｈに示すように立上り、この結果、クロックＢの立上り
でＤ形フリップフロップ２６のＱ出力Ｋが第３図Ｋに示
すように立上る．Ｄ形フリップフロップ２４のＱ出力Ｇ
（第３図Ｇ）の立下りで立上り、Ｄ形フリップフロップ
２５のＱ出力Ｈの立上りで立下るパルスが第３図Ｉに示
すようにアンド回路２８から得られる．またＤ形フリッ
プフロップ２５のＱ出力Ｊ（第３図Ｊ）の立下りで立上
り、Ｄ形フリップフロップ２６のＱ出力Ｋの立上りで立
下るパルスが第３図Ｌに示すように得られる。その反転
出力がインバータ３１より第３図Ｍに示すように得られ
る． Ｄ形フリップフロップ２３の出力Ｅがサンプリングクロ
ックとしてＣＰＵｌ５へ割り込むと、このサンプリング
クロックＥの立上りより、クロフクＢの半周期遅れてラ
ッチ信号Ｉが発生し、このラッチ信号Ｉの立上りで各チ
ャネルＣＨＩ−ＣＨ１２の各カウンタ１ｌの内容が各ラ
ッチ回路１２にラッチされる．ラッチ信号Ｉが立下ると
クリア信号Ｌが発生して各チャネルＣＩＩ〜ＣＨ１２の
各カウンタ１１の内容がクリアされる．各カウンタ１１
はクリアされると０から計数を始める．次のサンプリン
グクロックＥが立上るまでの間にＣＰＵ１５は各チャネ
ルＣＩＩ〜ＣＨ１２に対するアドレスをアドレスバスｌ
６へ順次供給して各チャネルＣＨＩ〜ＣＨ１２の各ラッ
チ回路ｌ２に保持されているデータをデータバス２２を
介して順次読み取る．ラッチ信号１及びクリア信号Ｌの
タイミングは第４図に示すようにカウンタの内容のラッ
チの後、カウンタのクリアは次の入力パルスが来る前に
行われ、データの取りこぼしがないようにされている．
上述においてはアップカウントパルスとダウンカウント
パルスとに対し別個のカウンタを用いたが、第５図に示
したようにアップカウントパルスとダウンカウントパル
スとを共通の７ツプダウンカウンタで計数してもよい。
この場合はクリア信号は省略される。
「発明の効果」
以上述べたように、この発明によれば１つのサンプリン
グクロックに対して１つのラッチ信号が生じるのみであ
るから、ラッチされたデータを次のサンプリングクｐツ
クまでに順次取り込むことができ、その場合取り込んだ
データのチャネル間の同時性が保持される．
グクロックに対して１つのラッチ信号が生じるのみであ
るから、ラッチされたデータを次のサンプリングクｐツ
クまでに順次取り込むことができ、その場合取り込んだ
データのチャネル間の同時性が保持される．
第１図はこの発明の実施例中のサンプリングクロック、
ラッチ信号の発生部分を示すブロック図、第２図はこの
発明の実施例中のマルチチャネルカウンタの部分を示す
ブロック図、第３図は第１図の動作例を示すタイムチャ
ート、・第４図は入力パルスと、サンプリングクロック
とラッチ信号とクリア信号との関係を示すタイムチャー
ト、第５図は従来のカウンタ装置のマルチチャネルカウ
ンタを示すブロック図、第６図は従来のマルチチャネル
カウンタ装置を示すブロック図、 第７図は従来 装置の動作を説明するためのタイムチャートである．
ラッチ信号の発生部分を示すブロック図、第２図はこの
発明の実施例中のマルチチャネルカウンタの部分を示す
ブロック図、第３図は第１図の動作例を示すタイムチャ
ート、・第４図は入力パルスと、サンプリングクロック
とラッチ信号とクリア信号との関係を示すタイムチャー
ト、第５図は従来のカウンタ装置のマルチチャネルカウ
ンタを示すブロック図、第６図は従来のマルチチャネル
カウンタ装置を示すブロック図、 第７図は従来 装置の動作を説明するためのタイムチャートである．
Claims (1)
- （１）各チャネルごとにカウンタと、そのカウンタの計
数内容をラッチするラッチ回路とが設けられ、サンプリ
ングクロックが中央処理装置に割り込みとして入力され
ると、その中央処理装置より上記各チャネルに対するア
ドレスを順次発生し、そのアドレスをデコーダでデコー
ドし、そのデコード出力により、上記ラッチ回路の対応
するものを読み出して上記中央処理装置に取り込むマル
チチャネルカウンタ装置において、基準クロック発生器
よりの基準クロックが分周器へ供給され、 その分周器の出力が複数のＤ形フリップフロップの縦続
接続の初段のデータ端子へ供給され、上記分周器の途中
の出力が上記複数のＤ形フリップフロップへクロックと
して供給されてその初段の入力が順次移動され、 その複数のＤ形フリップフロップの途中の出力から上記
サンプリングクロックが取り出され、そのサンプリング
クロックが取り出された段より後段の出力から上記各ラ
ッチ回路に対するラッチ信号が作られてなるマルチチャ
ネルカウンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5673789A JPH02235438A (ja) | 1989-03-08 | 1989-03-08 | マルチチャネルカウンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5673789A JPH02235438A (ja) | 1989-03-08 | 1989-03-08 | マルチチャネルカウンタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02235438A true JPH02235438A (ja) | 1990-09-18 |
Family
ID=13035835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5673789A Pending JPH02235438A (ja) | 1989-03-08 | 1989-03-08 | マルチチャネルカウンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02235438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393421B1 (ko) * | 2001-11-22 | 2003-08-02 | 한국항공우주연구원 | 동기식 에이에프 변환기의 카운터 시스템 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60243581A (ja) * | 1984-05-18 | 1985-12-03 | Nissan Motor Co Ltd | ロランｃ受信機 |
-
1989
- 1989-03-08 JP JP5673789A patent/JPH02235438A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60243581A (ja) * | 1984-05-18 | 1985-12-03 | Nissan Motor Co Ltd | ロランｃ受信機 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393421B1 (ko) * | 2001-11-22 | 2003-08-02 | 한국항공우주연구원 | 동기식 에이에프 변환기의 카운터 시스템 |
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