JPH0223626A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0223626A JPH0223626A JP17266188A JP17266188A JPH0223626A JP H0223626 A JPH0223626 A JP H0223626A JP 17266188 A JP17266188 A JP 17266188A JP 17266188 A JP17266188 A JP 17266188A JP H0223626 A JPH0223626 A JP H0223626A
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- semiconductor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ヘテロ接合を用いた半導体装置の製造方法に
係り、特に寄生抵抗の小さい電界効果トランジスタに好
適な■−■族化合物半導体から成る半導体装置の製造方
法に関する。
係り、特に寄生抵抗の小さい電界効果トランジスタに好
適な■−■族化合物半導体から成る半導体装置の製造方
法に関する。
従来、ｍ−ｖ族化合物半導体として良く知られたＡｆｌ
ＧａＡｓ／ＧａＡｓヘテロ構造ＦＥＴにおいてバンド不
連続によるコンタクト抵抗を低減化するため、ＭＢＥに
よる結晶成長時にＧａＡｓ層と接するＡｎ Ｇ ａ Ａ
ｓ層の組成をグレーディト（Ｇｒａｄｅｄ）にする構
造が用いられている。なお、この種のグレーディト構造
に関連するものには、例えば第４８回応用物理学会学術
講演会予稿集１７ｐ−Ｚ Ｆ −８，１９８７年が挙げ
られる。
ＧａＡｓ／ＧａＡｓヘテロ構造ＦＥＴにおいてバンド不
連続によるコンタクト抵抗を低減化するため、ＭＢＥに
よる結晶成長時にＧａＡｓ層と接するＡｎ Ｇ ａ Ａ
ｓ層の組成をグレーディト（Ｇｒａｄｅｄ）にする構
造が用いられている。なお、この種のグレーディト構造
に関連するものには、例えば第４８回応用物理学会学術
講演会予稿集１７ｐ−Ｚ Ｆ −８，１９８７年が挙げ
られる。
また、イオン打込等でヘテロ界面を無秩序化する技術も
例えば、応用物理学会誌第２５巻、第５号、第Ｌ３８５
〜Ｌ３８７頁、１９８６年（Ｊ ａｐａｎｅｓｅ ｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ｖｏｌ、２５． Ｎ
ｏ、５． ｐｐＬ３８５〜Ｌ３８７ （１９８６））に
最近報告されている。
例えば、応用物理学会誌第２５巻、第５号、第Ｌ３８５
〜Ｌ３８７頁、１９８６年（Ｊ ａｐａｎｅｓｅ ｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ｖｏｌ、２５． Ｎ
ｏ、５． ｐｐＬ３８５〜Ｌ３８７ （１９８６））に
最近報告されている。
上記従来技術は、ＭＢ Ｅ （Ｍｏｌｅｃｕｌａｒ Ｂ
ｅａｍＥ ｐｉｔａｘｙ分子線エピタキシの略）により
八〇、ＧａＡｓのグレーディト構造を作製するが、この
方法ではＡｎセルの温度を変化させることによりＡｎ組
成を傾斜させるため同時に成長速度も変化し膜厚の制御
が極めて困難である。
ｅａｍＥ ｐｉｔａｘｙ分子線エピタキシの略）により
八〇、ＧａＡｓのグレーディト構造を作製するが、この
方法ではＡｎセルの温度を変化させることによりＡｎ組
成を傾斜させるため同時に成長速度も変化し膜厚の制御
が極めて困難である。
また、イオン打込によりヘテロ界面を無秩序化すること
によりグレーディト層を形成する方法では、打込んだイ
オンを用いるため、深さ方向に必要な領域にのみ選択的
にグレーディト層を形成することができず、目的領域外
にまで打込イオンが拡散してしまうことから短チヤネル
効果等の影響が生ずるという問題があった。このように
、発明が解決すべき課題は、グレーディト層の膜厚の制
御と、多層エピタキシャル構造内の深さ方向における特
定領域にのみ正確にグレーディト層を形成することにあ
る。
によりグレーディト層を形成する方法では、打込んだイ
オンを用いるため、深さ方向に必要な領域にのみ選択的
にグレーディト層を形成することができず、目的領域外
にまで打込イオンが拡散してしまうことから短チヤネル
効果等の影響が生ずるという問題があった。このように
、発明が解決すべき課題は、グレーディト層の膜厚の制
御と、多層エピタキシャル構造内の深さ方向における特
定領域にのみ正確にグレーディト層を形成することにあ
る。
本発明の目的は、上記課題を解決することにあり、膜厚
制御が可能でかつ、深さ方向に予め定められた領域にの
み選択的にグレーディト層を形成することのできる半導
体装置の製造方法を提供することにある。
制御が可能でかつ、深さ方向に予め定められた領域にの
み選択的にグレーディト層を形成することのできる半導
体装置の製造方法を提供することにある。
上記目的は、半導体基板上に、導電型を決定する不純物
元素のドープされたＩ−Ｖ族化合物半導体層と、前記■
−■族化合物層とヘテロ接合を形成し、かつ前記不純物
元素と同一不純物元素がド−プされた■−■族化合物半
導体層とを順次エピタキシャル成長させる工程と、次い
で前記■−■族化合物半導体層上に前記ｍ−ｖ族化合物
半導体を構成する■族元素が後のアニール工程で容易に
拡散し得るキャップ層を形成する工程と、かくして得ら
れた多層膜構造体を非酸化性雰囲気中でアニールするこ
とにより、前記ヘテロ接合の形成された界面に無秩序化
され、かつ厚さ方向に■族元素が濃度勾配を有するグレ
ーディト層を形成する工程とを有することを特徴とする
半導体装置の製造方法により、 また、半導体基板上に、第１のｍ−ｖ族化合物半導体層
と、前記第１のＩ［−Ｖ族化合物半導体層とヘテロ接合
を形成する第２の■−■族化合物半導体層と、導電型を
決定する不純物元素のドープされた前記第２のｍ−ｖ族
化合物半導体と同種の化合物半導体から成る第３のｍ−
ｖ族化合物半導体層と、前記第３のｍ−ｖ族化合物半導
体層とヘテロ接合を形成する前記不純物元素と同一不純
物元素がドープされた前記第１の■−■族化合物半導体
と同種の化合物半導体から成る第４のｍ−ｖ族化合物半
導体層とを順次エピタキシャル成長させる工程と、次い
で前記第４の■−■族化合物半導体層上に前記第４のｍ
−ｖ族化合物半導体を構成する■族元素が後のアニール
工程で容易に拡散し得るキャップ層を形成する工程と、
かくして得られた多層膜構造体を非酸化性雰囲気中でア
ニルすることにより、前記第３、第４の■−■族化合物
半導体層間に無秩序化され、かつ厚さ方向に■族元素が
濃度勾配を有するグレーディト層を形成する工程とを有
することを特徴とする半導体装置の製造方法により、達
成される。
元素のドープされたＩ−Ｖ族化合物半導体層と、前記■
−■族化合物層とヘテロ接合を形成し、かつ前記不純物
元素と同一不純物元素がド−プされた■−■族化合物半
導体層とを順次エピタキシャル成長させる工程と、次い
で前記■−■族化合物半導体層上に前記ｍ−ｖ族化合物
半導体を構成する■族元素が後のアニール工程で容易に
拡散し得るキャップ層を形成する工程と、かくして得ら
れた多層膜構造体を非酸化性雰囲気中でアニールするこ
とにより、前記ヘテロ接合の形成された界面に無秩序化
され、かつ厚さ方向に■族元素が濃度勾配を有するグレ
ーディト層を形成する工程とを有することを特徴とする
半導体装置の製造方法により、 また、半導体基板上に、第１のｍ−ｖ族化合物半導体層
と、前記第１のＩ［−Ｖ族化合物半導体層とヘテロ接合
を形成する第２の■−■族化合物半導体層と、導電型を
決定する不純物元素のドープされた前記第２のｍ−ｖ族
化合物半導体と同種の化合物半導体から成る第３のｍ−
ｖ族化合物半導体層と、前記第３のｍ−ｖ族化合物半導
体層とヘテロ接合を形成する前記不純物元素と同一不純
物元素がドープされた前記第１の■−■族化合物半導体
と同種の化合物半導体から成る第４のｍ−ｖ族化合物半
導体層とを順次エピタキシャル成長させる工程と、次い
で前記第４の■−■族化合物半導体層上に前記第４のｍ
−ｖ族化合物半導体を構成する■族元素が後のアニール
工程で容易に拡散し得るキャップ層を形成する工程と、
かくして得られた多層膜構造体を非酸化性雰囲気中でア
ニルすることにより、前記第３、第４の■−■族化合物
半導体層間に無秩序化され、かつ厚さ方向に■族元素が
濃度勾配を有するグレーディト層を形成する工程とを有
することを特徴とする半導体装置の製造方法により、達
成される。
上記半導体基板としては、例えば半絶縁性ＧａＡｓ基板
に代表される化合物半導体基板が用いられるが、これに
限らすＩ［Ｉ−Ｖ族化合物半導体がエピタキシャル成長
し得るものであればいずれのものでもよい。また、上記
第１のＩＩＩ −Ｖ族化合物半導体としては、例えばＧ
ａＡｓ、第２の■−■族化合物半導体としては、例えば
ＡＩｌ、Ｇａ□−、Ａ ｓのごとく第１の■−■族化合
物半導体の■族元素Ｇａの一部を他の■族元素であるＭ
で置換した混晶系が挙げられるが、これらＧａＡｓ系に
限らず他の化合物系でもよいことは云うまでもない。さ
らにまた、第１、第２のｍ−ｖ族化合物半導体と同種の
化合物半導体から成る第４、第３のｍ−ｖ族化合物半導
体層にドープする不純物元素は、導電型を決定するもの
であり、ｎ型もしくはｐ型不純物元素が用いられ、本件
明細書ではｎ型不純物であるＳｉを用いた例について説
明する。
に代表される化合物半導体基板が用いられるが、これに
限らすＩ［Ｉ−Ｖ族化合物半導体がエピタキシャル成長
し得るものであればいずれのものでもよい。また、上記
第１のＩＩＩ −Ｖ族化合物半導体としては、例えばＧ
ａＡｓ、第２の■−■族化合物半導体としては、例えば
ＡＩｌ、Ｇａ□−、Ａ ｓのごとく第１の■−■族化合
物半導体の■族元素Ｇａの一部を他の■族元素であるＭ
で置換した混晶系が挙げられるが、これらＧａＡｓ系に
限らず他の化合物系でもよいことは云うまでもない。さ
らにまた、第１、第２のｍ−ｖ族化合物半導体と同種の
化合物半導体から成る第４、第３のｍ−ｖ族化合物半導
体層にドープする不純物元素は、導電型を決定するもの
であり、ｎ型もしくはｐ型不純物元素が用いられ、本件
明細書ではｎ型不純物であるＳｉを用いた例について説
明する。
また、上記キャップ層としては、グレーデイ１く層形成
時のアニール時に、下地の化合物半導体構成元素例えば
Ａｓが、蒸発するのを防止すると共にグレーディト層形
成を促進するために例えば下地のＧａのごとき■族元素
がキャップ層内に容易に拡散する性質を有する絶縁物で
あればいずれでもよく、ここでは５ｉｎ２膜を例にして
説明する。
時のアニール時に、下地の化合物半導体構成元素例えば
Ａｓが、蒸発するのを防止すると共にグレーディト層形
成を促進するために例えば下地のＧａのごとき■族元素
がキャップ層内に容易に拡散する性質を有する絶縁物で
あればいずれでもよく、ここでは５ｉｎ２膜を例にして
説明する。
さらにまた、■−■族化合物半導体の各層のエピタキシ
ャル成長は、周知のＭＢＥもしくはＭＯＣＶＤ （有機
金属ＣＶＤ）により容易に形成することができる。キャ
ップ層の例えばＳｊＯ□膜は、半導体装置製造プロセス
における絶縁膜の形成で汎用されているＣＶＤにより容
易に形成することができる。グレーディト層形成時のア
ニール条件としては、積層膜構造体が酸化されない非酸
化性雰囲気、すなわち中性もしくは水素ガス等の還元性
ガス雰囲気が用いられる。また、グレーディト層の厚さ
の制御は、アニール温度と時間との少なくとも一方を任
意に調整することにより容易に行うことができる。
ャル成長は、周知のＭＢＥもしくはＭＯＣＶＤ （有機
金属ＣＶＤ）により容易に形成することができる。キャ
ップ層の例えばＳｊＯ□膜は、半導体装置製造プロセス
における絶縁膜の形成で汎用されているＣＶＤにより容
易に形成することができる。グレーディト層形成時のア
ニール条件としては、積層膜構造体が酸化されない非酸
化性雰囲気、すなわち中性もしくは水素ガス等の還元性
ガス雰囲気が用いられる。また、グレーディト層の厚さ
の制御は、アニール温度と時間との少なくとも一方を任
意に調整することにより容易に行うことができる。
このグレーディト層の好ましい厚さは、適用する半導体
装置のタイプにより多少異なるが例えばＦＥＴの場合に
は３０ｎｍ以下、より好ましくは１５±５ｎｍ程度であ
る。
装置のタイプにより多少異なるが例えばＦＥＴの場合に
は３０ｎｍ以下、より好ましくは１５±５ｎｍ程度であ
る。
なお、本発明においては、アニールにより、不純物元素
がドープされた第１、第２のＩＩＩ−Ｖ族化合物半導体
と同種の化合物半導体から成る第４、第３のｍ−ｖ族化
合物半導体層の界面を無秩序化し、グレーディト層を形
成するものであるが、必要によりこの界面にあらかじめ
アンドープの第１、第２の■−■族化合物半導体と同種
の化合物半導体層の少なくとも１層から成る薄膜をスペ
ーサとして介在させることもできる。ただし、このスペ
ーサもアニール時には無秩序化される厚みでなければな
らず、したがってその厚みは、スペーサを介在させない
場合に形成されるグレーディト層の厚み以内にとどめる
べきである。
がドープされた第１、第２のＩＩＩ−Ｖ族化合物半導体
と同種の化合物半導体から成る第４、第３のｍ−ｖ族化
合物半導体層の界面を無秩序化し、グレーディト層を形
成するものであるが、必要によりこの界面にあらかじめ
アンドープの第１、第２の■−■族化合物半導体と同種
の化合物半導体層の少なくとも１層から成る薄膜をスペ
ーサとして介在させることもできる。ただし、このスペ
ーサもアニール時には無秩序化される厚みでなければな
らず、したがってその厚みは、スペーサを介在させない
場合に形成されるグレーディト層の厚み以内にとどめる
べきである。
説明が前後するが、アニール前のヘテロ接合を形成する
第２のｍ−ｖ族化合物半導体層（アンドープ層）の厚み
は、その上に形成された不純物ドープ層（第３のｍ−ｖ
族化合物半導体層から不純物元素が拡散してくる距離を
考慮して決定する必要がある。つまり、アニールにより
上層のドープ層から下地のアンドープ層に不純物が拡散
して来ても、なおかつ拡散されない領域が残るだけの厚
さとしなければならない。もし、このアンドープ層全領
域に不純物の拡散が起ると、その下地の第１のｍ−ｖ族
化合物半導体層との界面で形成されていたヘテロ接合に
短チヤネル効果の影響が生じ好ましくない。つまり、従
来技術で説明したイオン打込法による場合と同様の問題
が発生してしまうからである。したがって、このアンド
ープの第２の■−■族化合物半導体層は、エピタキシャ
ル成長時に通常よりも少し厚目に形成した方が良い。
第２のｍ−ｖ族化合物半導体層（アンドープ層）の厚み
は、その上に形成された不純物ドープ層（第３のｍ−ｖ
族化合物半導体層から不純物元素が拡散してくる距離を
考慮して決定する必要がある。つまり、アニールにより
上層のドープ層から下地のアンドープ層に不純物が拡散
して来ても、なおかつ拡散されない領域が残るだけの厚
さとしなければならない。もし、このアンドープ層全領
域に不純物の拡散が起ると、その下地の第１のｍ−ｖ族
化合物半導体層との界面で形成されていたヘテロ接合に
短チヤネル効果の影響が生じ好ましくない。つまり、従
来技術で説明したイオン打込法による場合と同様の問題
が発生してしまうからである。したがって、このアンド
ープの第２の■−■族化合物半導体層は、エピタキシャ
ル成長時に通常よりも少し厚目に形成した方が良い。
以下、第１図、第２図を用い、■−■族化合物半導体と
して、第１の半導体がＧａＡｓ、第２の半導体がＡｎ
Ｇ ａ Ａ ｓの場合を例に、具体的構成と共に作用を
説明する。
して、第１の半導体がＧａＡｓ、第２の半導体がＡｎ
Ｇ ａ Ａ ｓの場合を例に、具体的構成と共に作用を
説明する。
第１図（ａ）にＭＢＥで作製した結晶構造の断面を示す
。半絶縁性ＧａＡｓ基板１０の上にアンドープＧａＡｓ
１ｌ （１声）、アンドープＡｕＧａＡｓ１２ （２０
ｎｍ）、ＳｉドープＡ１１ＧａＡｓ１３ （３０ｎｍ）
、ＳｉドープＧａＡｓ１４ （２０ｎｍ）を順次積層し
、その上にキャップ層としてＳｉ○２膜１５ （２００
ｎｍ）を堆積する。上記結晶をＨ２中で８００°Ｃ１１
５分のアニールを施す。
。半絶縁性ＧａＡｓ基板１０の上にアンドープＧａＡｓ
１ｌ （１声）、アンドープＡｕＧａＡｓ１２ （２０
ｎｍ）、ＳｉドープＡ１１ＧａＡｓ１３ （３０ｎｍ）
、ＳｉドープＧａＡｓ１４ （２０ｎｍ）を順次積層し
、その上にキャップ層としてＳｉ○２膜１５ （２００
ｎｍ）を堆積する。上記結晶をＨ２中で８００°Ｃ１１
５分のアニールを施す。
アニールにより結晶中のＧａが５ｉｎ２中へ拡散するこ
とによりＧａ空孔が生成される。このＧａ空孔を介して
Ｓｉ、 Ａｎ、 Ｇａの相互拡散が生じ、第１図（ｂ）
に示す如＜ＳｉドープＡＱＧａＡｓ１３とＳｉドープＧ
ａＡｓ１４の界面にグレーディト層１６が形成される。
とによりＧａ空孔が生成される。このＧａ空孔を介して
Ｓｉ、 Ａｎ、 Ｇａの相互拡散が生じ、第１図（ｂ）
に示す如＜ＳｉドープＡＱＧａＡｓ１３とＳｉドープＧ
ａＡｓ１４の界面にグレーディト層１６が形成される。
このグレーディト層は層１３．１４からの酎、Ｇａの相
互拡散により形成されるため、全体の膜厚に変化はなく
、なおかつ１、アン１（−プＡｆｌ Ｇ ａＡｓ１２と
アンドープＧａＡｓ１ｌの界面はヘテロ接合を形成し、
急峻性が保たれる。グレーディト層］６の厚さは、アニ
ール温度により任意に制御される。
互拡散により形成されるため、全体の膜厚に変化はなく
、なおかつ１、アン１（−プＡｆｌ Ｇ ａＡｓ１２と
アンドープＧａＡｓ１ｌの界面はヘテロ接合を形成し、
急峻性が保たれる。グレーディト層］６の厚さは、アニ
ール温度により任意に制御される。
第２図にＣＡＴ法（Ｃｏｍｐｏｓｉｔｉｏｎ Ａｒａｌ
ｙｓｊｓ ｂｙＴ ｈｉｃｋｎｅｓｓ Ｆ ｒｉｎｇｅ
法）により直接測定した、グレーディト層厚さのアニー
ル温度依存性を示す。
ｙｓｊｓ ｂｙＴ ｈｉｃｋｎｅｓｓ Ｆ ｒｉｎｇｅ
法）により直接測定した、グレーディト層厚さのアニー
ル温度依存性を示す。
グレーディト層の厚さは、６５０°Ｃから８００℃の領
域で極めて制御性良く増大することを示している。
域で極めて制御性良く増大することを示している。
なお、この第２図のアニール条件はアニール時間を１５
分と固定し、処理温度を変化させたものである。この条
件とは逆に温度を固定し、時間を変化させても同様の結
果が得られる。したがって、グレーディト層の厚さは、
温度と時間の関数であるから、いずれか一方、もしくは
両者を適宜の条件に設定すれば、希望する厚みとするこ
とができる。
分と固定し、処理温度を変化させたものである。この条
件とは逆に温度を固定し、時間を変化させても同様の結
果が得られる。したがって、グレーディト層の厚さは、
温度と時間の関数であるから、いずれか一方、もしくは
両者を適宜の条件に設定すれば、希望する厚みとするこ
とができる。
また、アンドープＡｌｌ Ｇ ａ Ａ ｓ １２の厚さ
は、アニール時にＳｉドープＡＡＧａＡｓ１３からＳｉ
の拡散があっても、十分に拡散されない領域が残されて
おり、層１３と層１２との界面には何ら変化をもたらさ
ない。
は、アニール時にＳｉドープＡＡＧａＡｓ１３からＳｉ
の拡散があっても、十分に拡散されない領域が残されて
おり、層１３と層１２との界面には何ら変化をもたらさ
ない。
それ故、目的とする層１４と層１３との界面にのみ選択
的に確実にグレーディト層１６が実現される。
的に確実にグレーディト層１６が実現される。
以下、本発明の一実施例を第３図及び第４図により説明
する。
する。
まず第３図（ａ）に示すように半絶縁性基板１の上にＭ
ＢＥ法によりアンドープＧａＡｓ （１ρ）２、アンド
ープＡＱｏ、３Ｇａｏ、７Ａｓ （２０ｎｍ） ３、Ｓ
ｉドープＡ１１．．３Ｇａ、、７Ａｓ （２１ｎｍ、
Ｓｉ濃度２．４ Ｘ １０”ｃｍ−３） ４、Ｓｉド
ープＧａＡｓ （１６０ｎｍ、Ｓｉ濃度３．５Ｘ １０
”ｃｍ−３）を順次エピタキシャル成長する。次に第３
図（ｂ）に移り、ＣＶＤ法により結晶表面に５ｉｎ２膜
（２００ｎｍ） ７を堆積し、Ｈ２気流中でアニールを
行なう。アニール条件は８００℃、１５分間である。ア
ニールによってＳｉドープＡｌｌ。、３Ｇａｏ、７Ａｓ
４とＳｉドープＧａＡｓ５の間に無秩序化が生じグレー
ディト層６が形成される。第４図にＣＡＴ法により測定
したＡｆ１組成の深さ方向分布を示す。
ＢＥ法によりアンドープＧａＡｓ （１ρ）２、アンド
ープＡＱｏ、３Ｇａｏ、７Ａｓ （２０ｎｍ） ３、Ｓ
ｉドープＡ１１．．３Ｇａ、、７Ａｓ （２１ｎｍ、
Ｓｉ濃度２．４ Ｘ １０”ｃｍ−３） ４、Ｓｉド
ープＧａＡｓ （１６０ｎｍ、Ｓｉ濃度３．５Ｘ １０
”ｃｍ−３）を順次エピタキシャル成長する。次に第３
図（ｂ）に移り、ＣＶＤ法により結晶表面に５ｉｎ２膜
（２００ｎｍ） ７を堆積し、Ｈ２気流中でアニールを
行なう。アニール条件は８００℃、１５分間である。ア
ニールによってＳｉドープＡｌｌ。、３Ｇａｏ、７Ａｓ
４とＳｉドープＧａＡｓ５の間に無秩序化が生じグレー
ディト層６が形成される。第４図にＣＡＴ法により測定
したＡｆ１組成の深さ方向分布を示す。
先に示した第２図からも、この第４図からもグレーディ
ト層６の厚さはほぼ１４ｎｍであることがわがり、アン
ドープＧ ａ Ａ ｓ ２とアンドープＭ。、３Ｇａ、
、、Ａｓ３界面は無秩序化は生じない。なお、第４図中
には、参考までにエピタキシャル成長時（ａｓ−ｇｒｏ
ｗｎ）とアニール後とにおける各層の厚みの状態を対比
して示した。この図からもグレーディト層内では、Ａｌ
ｌが層の厚さ方向に一定の濃度勾配を有していることが
わかる。
ト層６の厚さはほぼ１４ｎｍであることがわがり、アン
ドープＧ ａ Ａ ｓ ２とアンドープＭ。、３Ｇａ、
、、Ａｓ３界面は無秩序化は生じない。なお、第４図中
には、参考までにエピタキシャル成長時（ａｓ−ｇｒｏ
ｗｎ）とアニール後とにおける各層の厚みの状態を対比
して示した。この図からもグレーディト層内では、Ａｌ
ｌが層の厚さ方向に一定の濃度勾配を有していることが
わかる。
再び第３図（ｂ）に戻る。ヘテロ界面のグレーディト層
６の厚さはＳｉの拡散距離と一致しているため、Ｓｉド
ープＡｌｌ。、３Ｇａ、、７Ａｓ４からアンドープＡｌ
ｌ。、３Ｇａ（、，７Ａｓ３Ａ拡散したＳｉによりｓｊ
ドープＡｎ。、、Ｇａｏ、、Ａｓ４の膜厚は３５ｎｍ、
アンドープＡｌｌ。、３０ａ、、、７Ａｓ３の膜厚は６
ｎｍとなっている。
６の厚さはＳｉの拡散距離と一致しているため、Ｓｉド
ープＡｌｌ。、３Ｇａ、、７Ａｓ４からアンドープＡｌ
ｌ。、３Ｇａ（、，７Ａｓ３Ａ拡散したＳｉによりｓｊ
ドープＡｎ。、、Ｇａｏ、、Ａｓ４の膜厚は３５ｎｍ、
アンドープＡｌｌ。、３０ａ、、、７Ａｓ３の膜厚は６
ｎｍとなっている。
次に第３図（ｃ）は、第３図（ｂ）の構成から成る結晶
に、通常の方法で、ソース、ドレイン、ゲートの各電極
を形成して電界効果トランジスタ（ＦＥＴ）を形成した
断面図を示したものである。
に、通常の方法で、ソース、ドレイン、ゲートの各電極
を形成して電界効果トランジスタ（ＦＥＴ）を形成した
断面図を示したものである。
各電極形成のプロセス図は省略したが、その概略を説明
すると、ホトリソグラフィを用いソース・ドレイン電極
材となるＡｕＧｅ合金を蒸着・リフトオフしてソース・
ドレイン電極８．８′を形成する。さらにゲート電極形
成領域をリセスエッチングした後、ゲート電極材として
Ａｆｌを蒸着・リフトオフしてゲート電極９を形成し、
電界効果トランジスタ（ＦＥＴ）が完成する。なお、こ
のＦＥＴにおける、ＡＡＧａＡｓ４−ＧａＡｓ５間の接
触抵抗は、アニール前に比べ１／１０に低減した。
すると、ホトリソグラフィを用いソース・ドレイン電極
材となるＡｕＧｅ合金を蒸着・リフトオフしてソース・
ドレイン電極８．８′を形成する。さらにゲート電極形
成領域をリセスエッチングした後、ゲート電極材として
Ａｆｌを蒸着・リフトオフしてゲート電極９を形成し、
電界効果トランジスタ（ＦＥＴ）が完成する。なお、こ
のＦＥＴにおける、ＡＡＧａＡｓ４−ＧａＡｓ５間の接
触抵抗は、アニール前に比べ１／１０に低減した。
本発明によれば、例えば２ＤＥＧ （Ｔｗｏ−Ｄ ｉｍ
ｅｎｔｉｏｎａｌ Ｅ １ｅｃｔｒｏｎ Ｇ ａｓの略
）ＦＥＴにおいて結晶成長後に深さ方向の所定領域に選
択的にグレーディト層が形成できるため、ヘテロ界面に
おける接触抵抗を低減化することができ、かつ、ウェハ
間で膜厚のバラツキがなく、高いスループットでグレー
ディト層を形成することができる。
ｅｎｔｉｏｎａｌ Ｅ １ｅｃｔｒｏｎ Ｇ ａｓの略
）ＦＥＴにおいて結晶成長後に深さ方向の所定領域に選
択的にグレーディト層が形成できるため、ヘテロ界面に
おける接触抵抗を低減化することができ、かつ、ウェハ
間で膜厚のバラツキがなく、高いスループットでグレー
ディト層を形成することができる。
また、アニール温度を制御することにより、容易にＳｉ
の拡散距離を制御できるため、電界効果トランジスタに
おける短チヤネル効果を抑止する効果がある。
の拡散距離を制御できるため、電界効果トランジスタに
おける短チヤネル効果を抑止する効果がある。
第１図は本発明の詳細な説明するための断面構成図、第
２図はアニール温度とグレーディト層厚さとの関係を示
す特性図、第３図は本発明の一実施例を説明する断面構
成図、そして第４図はＡｌ１組成の深さ方向分布を示す
特性曲線図である。 １．１０・・・半絶縁性ＧａＡｓ基板 ２・・・アンドープＧａＡｓ ３．１２−・・アンドープＭ Ｇ ａ Ａ ｓ６．１６
・・・グレーディト層 ４．１３−８ｉドープＡｎ Ｇ ａ Ａ ｓ５．１４−
＝ＳｉドープＧａＡｓ ７．１５・・・ＳｉＯ□膜 １１・・・アンドープＧａＡｓ 代理人弁理士 中 村 純之助 Ｌｒ１Ｌ＋Ｏｒ＋−０フ■
２図はアニール温度とグレーディト層厚さとの関係を示
す特性図、第３図は本発明の一実施例を説明する断面構
成図、そして第４図はＡｌ１組成の深さ方向分布を示す
特性曲線図である。 １．１０・・・半絶縁性ＧａＡｓ基板 ２・・・アンドープＧａＡｓ ３．１２−・・アンドープＭ Ｇ ａ Ａ ｓ６．１６
・・・グレーディト層 ４．１３−８ｉドープＡｎ Ｇ ａ Ａ ｓ５．１４−
＝ＳｉドープＧａＡｓ ７．１５・・・ＳｉＯ□膜 １１・・・アンドープＧａＡｓ 代理人弁理士 中 村 純之助 Ｌｒ１Ｌ＋Ｏｒ＋−０フ■
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に、導電型を決定する不純物元素のド
ープされたIII−Ｖ族化合物半導体層と、前記III−Ｖ族
化合物層とヘテロ接合を形成し、かつ前記不純物元素と
同一不純物元素がドープされたIII−Ｖ族化合物半導体
層とを準次エピタキシャル成長させる工程と、次いで前
記III−Ｖ族化合物半導体層上に前記III−Ｖ族化合物半
導体を構成するIII族元素が後のアニール工程で容易に
拡散し得るキャップ層を形成する工程と、かくして得ら
れた多層膜構造体を非酸化性雰囲気中でアニールするこ
とにより、前記ヘテロ接合の形成された界面に無秩序化
され、かつ厚さ方向にIII族元素が濃度勾配を有するグ
レーデイト層を形成する工程とを有することを特徴とす
る半導体装置の製造方法。 ２、半導体基板上に、第１のIII−Ｖ族化合物半導体層
と、前記第１のIII−Ｖ族化合物半導体層とヘテロ接合
を形成する第２のIII−Ｖ族化合物半導体層と、導電型
を決定する不純物元素のドープされた前記第２のIII−
Ｖ族化合物半導体と同種の化合物半導体から成る第３の
III−Ｖ族化合物半導体層と、前記第３のIII−Ｖ族化合
物半導体層とヘテロ接合を形成する前記不純物元素と同
一不純物元素がドープされた前記第１のIII−Ｖ族化合
物半導体と同種の化合物半導体から成る第４のIII−Ｖ
族化合物半導体層とを順次エピタキシャル成長させる工
程と、次いで前記第４のIII−Ｖ族化合物の半導体層上
に前記第４のIII−Ｖ族化合物半導体を構成するIII族元
素が後のアニール工程で容易に拡散し得るキャップ層を
形成する工程と、かくして得られた多層膜構造体を非酸
化性雰囲気中でアニールすることにより、前記第３、第
４のIII−Ｖ族化合物半導体層間に無秩序化され、かつ
厚さ方向にIII族元素が濃度勾配を有するグレーデイト
層を形成する工程とを有することを特徴とする半導体装
置の製造方法。 ３、上記ヘテロ接合を形成する第２のIII−Ｖ族化合物
半導体層の厚みを、その上に形成される不純物元素のド
ープされた第２のIII−Ｖ族化合物半導体と同種の化合
物半導体から成る第３のIII−Ｖ族化合物半導体層から
アニール時に前記不純物が拡散してくる距離よりも大な
る厚みとし、アニール後においても前記第２のIII−Ｖ
族化合物半導体層に前記不純物元素の拡散されない残存
領域が形成されるよう前記第２のIII−Ｖ族化合物半導
体を上記第１のIII−Ｖ族化合物半導体層上にエピタキ
シャル成長することを特徴とする請求項２記載の半導体
装置の製造方法。 ４、アニール時の温度と時間との少なくとも一方を任意
に制御することにより、上記グレーデイド層の厚みを制
御することを特徴とする請求項１もしくは３記載の半導
体装置の製造方法。 ５、上記第１のIII−Ｖ族化合物半導体をＧａＡｓで、
第２のIII−Ｖ族化合物半導体をＡｌＧａＡｓで構成す
ると共に上記不純物元素をＳｉで、キャップ層をＳｉＯ
＿２で構成することを特徴とする請求項２、３もしくは
４記載の半導体装置の製造方法。 ６、上記導電型を決定する不純物元素のドープされた第
１のIII−Ｖ族化合物半導体と同種の化合物半導体から
成る第４のIII−Ｖ族化合物半導体層にソース及びドレ
ーン電極を形成すると共に前記両電極間にゲート電極を
形成することにより電界効果トランジスタを形成するこ
とを特徴とする請求項２、３、４もしくは５記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17266188A JPH0223626A (ja) | 1988-07-13 | 1988-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17266188A JPH0223626A (ja) | 1988-07-13 | 1988-07-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223626A true JPH0223626A (ja) | 1990-01-25 |
Family
ID=15946030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17266188A Pending JPH0223626A (ja) | 1988-07-13 | 1988-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0223626A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0625975A (ja) * | 1982-07-19 | 1994-02-01 | Asahi Shiyueebell Kk | プリント配線板用ガラス織物のほつれ止め法 |
| JPH08148672A (ja) * | 1994-11-17 | 1996-06-07 | Nec Corp | へテロ接合型電界効果トランジスタおよびその製造方法 |
-
1988
- 1988-07-13 JP JP17266188A patent/JPH0223626A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0625975A (ja) * | 1982-07-19 | 1994-02-01 | Asahi Shiyueebell Kk | プリント配線板用ガラス織物のほつれ止め法 |
| JPH08148672A (ja) * | 1994-11-17 | 1996-06-07 | Nec Corp | へテロ接合型電界効果トランジスタおよびその製造方法 |
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