JPH02236637A

JPH02236637A - プログラマブル・ファジィ論理回路

Info

Publication number: JPH02236637A
Application number: JP1112694A
Authority: JP
Inventors: Toru Mihara; 三原　徹; Mitsumasa Narahara; 奈良原　光政; Yasumasa Misawa; 三澤　康巨; Yasuo Iwamori; 岩森　康男; Shinichi Yasunaga; 保永　伸一
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1988-08-19
Filing date: 1989-05-01
Publication date: 1990-09-19
Anticipated expiration: 2014-02-03
Also published as: JP2853154B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業上の利用分野】

本発明は、「あいまいさ」を考慮したファジィ論理の演
算をするために使用する回路に関するものである。

【従来の技術】

ファジィ（ｆｕｚｚｙ　）　論理は、「あいまいさ」を
取り扱う論理で、１９６５年にＬ．Ａ，Ｚａｄｅｈによ
って提唱されたファジィ集合を基としている．人間の思
考や行動には、「あいまいさ」がつきものである．従っ
て、人間が持っているのと同じような「あいまいさ」を
持たせつつ機械を働かせようとしても、「あいまいさ」
を許さない従来の制御技術では限度があった．しかしながら、ファジィ論理により「あいまいさ」を理
論化したり数景化したりする道が開かれれば、人間の経
験や勘に顧っていた思考や行動を自動化できる可能性が
あり、現在、その研究が盛んに行われている。まず、第４図と第５図によって、従来の集合（クリスブ
集合，　ｃｒｉｓｐ　）とファジィ集合との違いを説明
する．第４図は、従来の集合（クリスブ集合）の特性関数の例
を示す図である．クリスプ集合では、境界を定め、その境界内に入るか入
らないかで或る集合に属するか属さないかを決めている
．従って、境界をまたいで両方にいくらかづつ属するな
どということは考えられない．つまり、特性関数の値と
して取り得る値は、「１」　（属する）と「０」　（属
さない）の２つしかない。第４図では、エレメントとして「身長」をとり、１７０
ｃｍ以上の人を「背の高い人Ｊの集合とした場合の特性
関数を示している．関数値＝１は、「背の高い人」の集
合に属することを意味し、関数値＝０は「背の高い人コ
の集合に属さないことを意味している。ファジィ集合の特性関数のことをメンバーシップ関数と
言うが、第５図は、ファジィ集合のメンバーシップ関数
の例を示す図である．メンバーシップ関数においては、関数値は１と０だけで
なく、その間の値（例、０．８）をも取り得る．そして
、関数値＝１は１００％属することを意味し、関数値＝
０．８は８０％は属するが２０％は属さないことを意味
している．関数値＝０は１００％属さないことを意味し
ている．第５図では、第４図と同様、エレメントとじて「身長」
をとっている。このメンバーシップ関数においては、身長１６５ｃｍの
場合、関数値−０．２となっている。このことは、１６
５ｃｍの人については、「背の高い人」の集合に２０％
属していることを物語っている．一方、身長１７０ｃｍ
の人の場合、関数値＝０．８となっている．このことは
、１７０ｃｍの人については、「背の高い人」の集合に
８０％属していることを物語っている．ファジィ論理の研究の多くはディジタル計算機を用いた
ソフトウエアシステムへの応用に向けられているが、よ
り複雑なシステムを高速で処理するためには、ファジィ
論理演算の専用ハードウェアシステムが必要とされる．この専用ハードウェアシステムを構成する方法として、
ディジタル回路を用いる方法とアナログ回路を用いる方
法がある．しかし、現在のディジタルコンピュータとの
相性を考えた場合、ディジタル回路で構成した方が有利
である．ファジィ論理演算をディジタル回路で行うには、関数値
ｌと０の間を幾つかのレベルに分割し、メンバーシップ
関数を階段状の曲線で近似し（いわゆるメンバーシップ
関数の離散化）、各レベルについてディジタル演算を行
う．つまり、２値ではなく実際には多値で処理すること
になる．分割するレベル数が多くなるほど近似の精度が
向上するから、より良いファジィ論理演算が行えること
になる。第６図は、ファジィ集合を複数のレベルに分割して近似
する例を示す図である．この場合のレベルの数は、０か
ら７までの８つである．第６図において、イはメンバー
シップ関数．口は階段状近偵曲線である．Ｅ１ないしＥ
　＋ａはエレメントの値である．口の曲線によって近領しているから、例えば、エレメン
トの値がＥ１である時は、レベルの値は６（対応するメ
ンバーシップ関数の関数値は６／７）と見なされる．そして、１つの演算は専用の１つのディジタル回路で行
われるから、Ｅ．のエレメント値が入力されるとレベル
５を出力するようなディジタル回路が用意される．同様
に、Ｅ，のエレメント値が入力されるとレベル４を出力
するようなディジタル回路が用意される。以上のような演算を総合することにより、ディジタル回
路によるメンバーシップ関数の近似演算が行われる．なお、ファジィ集合．メンバーシップ関数等に関する文
献としては、特開昭６２−９５６７３号公報，Ｍ．Ｔｏ
ｇａＩａｎｄ　ｌｌＪａｔａｎａｂｅ“ＡＶＬＳＩ　Ｉ
ＭＰＬ［！ＭＥＮＴＡＴＴＯＮＯＦ　　ＦＵＺＺＹ　　
ＩＮＦＥＲＨＮＣ［！　　ＥＮＧＩＮＥ：ＴＯＷＡＲＤ
　　ＡＮ　　ＥＸＰＩ！ＩＩＴＳＹＳＴＥＭ　　ＯＮ　
　Ａ　　（ＪＩＩＰ’　　Ｐｒｏｃ．　ｏｆ　　ｔｈｅ
　　２ｎｄ　　Ｃｏｎｆ，　　ｏｎＡｒｔ．　Ｉｎｔ．
　Ａｐｐｌｉ．＋　ｐｐ．ｌ９２−１９７　Ｍａｉａｍ
ｉ　Ｂｅａｃｈ，１９８５等がある．

【発明が解決しようとする課題】

（問題点）しかしながら、前記したように、複数のレベルに分割し
てメンバーシップ関数を近偵し、１つの演算に対して１
つの専用演算回路（ディジタル回路）を設けてファジィ
論理演算を行うのでは、次のような問題点があった。第１の問題点は、レヘル数を多くしてより良い近偵をし
ようとすればするほど、ファジィ論理演算の種類は膨大
となり、用意しなければならない専用演算回路の数も膨
大となるという問題点である．第２の問題点は、専用演算回路を一度ハードウェアで構
成してしまうと、演算内容を変更しようとしてもできな
いという問題点である。（問題点の説明）まず、第１の問題点について説明する．第７図は、１つ
の入力のレベル数が２である場合、２入力１出力の演算
の演算子（＝演算の仕方）は１６種類あることを説明す
る図である．第７図（イ）は、演算回路の構成を示す．
７０は第１入力信号線，７１は第２入力信号線，７２は
演算回路，７３は出力信号線である．ここでは、１つの
入力のレベル数は２つ、つまり「０」とｒ１」の２つで
ある。入力信号線７０上に交差するよう記された短い線
とその上の数字（１）は、この信号線を通って１ピット
の信号が伝えられることを意味している．なお、第７図
の他の信号線および他の図の信号線においても同様であ
る．第７図（二）は、このような演算回路の入力と出力
との組み合わせを示している．第１入力と第２入力との
組み合わせは、それぞれのレベル数が２つ（０と１）で
あるから４種類である。これらの４種類に対して、どの
ような出力値の組み合わせが考えられるかというと、図
に示す如＜Ｎｏｔ．からＮ０．１６までの１６通りがあ
ることが分かる．第７図（口）．（ハ）は、それぞれＮ
Ｏ．６，　ＮＯ．１２の場合の人．出力関係を分かり易
く示したものである．例えば、第７図（口）では、第１
入力信号線７０からの第１入力が０，第２入力信号線７
１からの第２入力が１の時、出力信号線７３から１の出
力が出ることを表している．つまり、ＮＯ．６の演算を
行うための演算回路７２は、そのように動作するように
作られる．以上の通りであるから、入力レベル数が２の場合の２入
力１出力の演算子は１６通り存在し、どの演算をするよ
う要求されても対処できるようにするためには、基本的
には１６個の専用論理演算回路を必要とする。一般に、入力レベル数をｎとした場合の２入力１出力の
演算子の数はｎ％通り存在する．ｎ−３としても、１９
，６８３通り存在することになり、同数の専用論理演算
回路を必要とすることになる。これらのことより分かる
ように、レベル数が無限に存在するファジィ論理演算を
行おうとすれば、膨大な数の専用論理演算回路を必要と
する．次に、第２の問題点について説明する．ファジィ
論理に関する研究は現在活発に行われており、将来、有
用なファジィ論理演算が次々と開発，利用される可能性
がある．従って、ファジィ論理演算回路も、演算内容を
容易に変更できるような柔軟性を具えたものが要請され
る．しかしながら、一度ハードウェアで構成してしまう
と、演算内容を変更しようとしてもできない前記の如き
専用演算回路では、その要請に応えることが出来ない．本発明は、以上のような問題点を解決することを課題と
するものである．

【！ｉ題を解決するための手段】

前記課題を解決するため、本発明のプログラマブル・フ
ァジィ論理回路では、ファジィ論理演算の内容が変更さ
れても専用演算回路を新たに作ることなく対応すること
ができるよう、次のような手段を講じた．即ち、本発明のプログラマブル・ファジィ論理回路では
、入力によって指定されたアドレスに該入力に対応して
出力すべき演算結果が格納された演算部用記憶装置を具
え、前記演算結果は書き換え可能とすることとした．

【作　　用】

演算部用記憶装置には、入力に対してファジィ論理演算
を行った演算結果が、該入力をアドレス信号と見立てて
指定したアドレスに格納されている。従って、単にその
アドレスに格納されている値を読み出すことによってフ
ァジィ論理演算の演算結果を得ることが出来る．前記演算結果は、書き換え可能とされているので、これ
を書き換えることによって、別のファジィ論理演算をさ
せることが出来る。即ち、プログラムに従って次々と書
き換えることにより、プログラマプルなファジィ論理回
路が得られる。

【実　施　例】

以下、本発明の実施例を図面に基づいて詳細に説明する
。第１図に、本発明の主要部の基本ブロック構成を示す．
第１図において、１０はプログラム用アドレス信号線、
１１は入力信号線、Ｉ２は入力選択回路、ｌ３は演算部
用記憶装置、１４．１５は双方向バッファ、１６はプロ
グラム用データ信号線、ｌ７は出力信号線である。各信号線に沿って記された「ｍ」は、信号線がｍビット
パラレルとなっていることを示す．ｍの値をどのような
値に選ぶかということは、メンバーシップ関数を分割す
るレベルの最大レベル値Ｎ（第６図で言えば７）に関係
している．即ち、Ｎ＝２”−１となるように選ぶ。入力選択回路１２は、プログラム用アドレス信号線１０
からの入力と入力信号線１１からの入力とのいずれか一
方のみを選択して、演算部用記憶装置１３へ送る役目を
する。例えば、マルチブレクサ等が使用される。演算部用記憶装置１３は、いわゆるルックアップテーブ
ル方式で演算出力を出すようにされている。即ち、演算
部用記憶装置ｌ３へはｍビットの信号が八力されている
が、この入力は演算部用記憶装置１３内のアドレスを指
定する情報として用いられる．指定されたアドレスには
、この入力の時に出すべき演算結果を予め書き込んでお
く．そして、入力によってアドレスが指定されると、そ
のアドレスに予め書き込んである演算結果を読み出すこ
とによって、目指す演算出力を得る．演算部用記憶装置
１３に予め演算結果を書き込むことは、次のようにして
行われる．この時は、入力選択回路１２はプログラム用アドレス信
号１１０からの入力を通過させ、演算部用記憶装置１３
に入力する．この入力は、演算部用記憶装置ｌ３のアド
レスを指定する．指定されたアドレスに書き込むデータ
（つまり演算結果）は、プログラム用データ信号線１６
より送られて来る。従って、この時、双方向バッファ１
４は、プログラム用データ信号線１６からのデータを通
過させ演算部用記憶装置Ｉ３へ送るよう制御される。か
くして、プログラム用アドレス信号１１１０からの信号
によって指定されたアドレスに、プログラム用データ信
号線ｌ６からのデータが書き込まれる．このように準備された演算部用記憶装置１３を用いて行
う演算は、次のようにして行われる。演算時には、入力選択回路ｌ２は入力信号線１１からの
信号を通過させるようにされる。また、双方向バッファ
１４はネゲート（オフ）され，双方向バソファｌ５は、
演算部用記憶装置ｌ３から送られて来る信号を出力信号
線１７へ通過させるよう制御される．入力信号線１１から入力が入ると、この入力をアドレス
信号として演算部用記憶装置１３のアドレスを指定する
．すると、その指定されたアドレスに予め書き込まれて
いるデータ（演算結果）が、双方向バッファｌ５を経て
出力信号線１７に読み出される。これで、演算結果が得
られたことになる．なお、第１図では、１入力１出力の論理演算回路となっ
ているが、２入力１出力としたい場合には、入力信号線
１１に相当する入力信号線をもう１つ追加し、プログラ
ム用アドレス信号４９ｌｉｏを、２ｍビットパラレルと
すればよい．また、双方向バンファ１４，１５，入力選択回路ｌ２は
省略することも出来る．第２図に、本発明の実施例にかかわるプログラマプル・
ファジィ論理回路を示す．符号は、第１図のものに対応
している．そして、ｌ８はカウンタ、ｌ９は論理演算結
果供給用記憶装置、２０は主要部である．主要部２０は
、第１図の構成に対応している。第２図の例では、演算部用記憶装置１３のアドレスを指
定するのに６ビットパラレルの信号を用いることとして
いる（従って、指定し得るアドレス数は、２’＝６４）
，入力の与え方は２入力である。それゆえ入力信号線１１
は、第１入力信号線１　１−１と第２入力信号線１ｌ−
２の２つの入力信号線より成っている．この２つの入力
で演算部用記憶装置ｌ３のアドレスを指定するわけであ
るから、合計して６ビットパラレルとなるよう、それぞ
れの入力信号線は３ビットパラレルとされている。論理演算結果供給用記憶装置１９は、演算部用記憶装置
ｌ３に書き込む演算結果を、何組か用意しておくための
ものである。ファジィ論理演算の内容を変更したいとい
う時には、その演算に適合した組の演算結果を演算部用
記憶装置ｌ３に供給する．カウンタｌ８は、演算部用記憶装置１３に演算結果を書
き込む際のアドレス信号を発生する。従って、カウンタ
１８からのアドレス信号は、書き込むべきアドレスを指
定するために入力選択回路１２を経て演算部用記憶装置
１３に送られると共に、書き込むデータが格納されてい
るアドレスを知らせるために論理演算結果供給用記憶装
置ｌ９に送られる．演算部用記憶装置１３のアドレスを指定するには６ビッ
トで足りるのに、カウンタｌ８からは２ビット多いＡ，
〜Ａ０の８ビットの出力が出されている．この余分の上
位２ビント（Ａｙ，Ａａ　）は、論理演算結果供給用記
憶装置１９のみに送られ、次の第３図で説明するように
、前記した演算結果の組を分けるのに用いられる．第３図は、第２図のカウンタの出力ビットＡ６，Ａ？の
役目を説明する図である．第３図（イ）は、この上位２
ピットの値の組み合わせは４種類（ａ，ｂ，ｃ，ｄ）で
あることを示している．下位６ビット（Ａｌ〜ＡＩ）で
６４のアドレスを指定できるから、結局上位２ビットは
、第３図（口）に示すように、アドレス領域全体を６４
のアドレスを有する４つの頷域ａ，ｂ，ｃ，ｄに区分す
る役目を果たすことになる．従って、この場合、論理演算結果供給用記憶装置１９は
、演算部用記憶装置１３に書き込む内容を、ａの部分の
内容にしたり、ｂの部分の内容にしたりして、合計４種
の異なった演算内容に変更することが出来る能力を持っ
ていることになる。つまり、プログラムに従って演算内容を次々と変更する
ことが可能となる。論理演算結果供給用記憶装置１９として記憶容量の大な
るものを使用すれば、多くの種類の演算に対処すること
ができる．なお、論理演算結果供給用記憶装置ｌ９内に記してある
Ｄ．ないしＤ２は出力端子であり、出力もこの場合３ビ
ットパラレルの値とされている。また、入力のレベル数であるが、第１，第２入力信号線
１１−１．１１−２は３ビットパラレルであるから、入
力レベル数は２″つまり８である．従って、第６図のよ
うにファジィ集合のメンバーシップ関数を０〜７の８レ
ベルに分割する場合に相当している．一方、ここでは演算部用記憶装１１３の出力も、３ビッ
トパラレルとしているから、出力値は０〜７の８種であ
る．このような場合のファジィ論理演算回路の人．出力
関係の１例を次に示す．第８図は、入力レベル数が８で
ある場合の、２入力１出力演算子の人，出力関係テーブ
ルの１例を示す図である．第１入力のレベルと第２入力のレベルとの交点の値が、
演算部用記憶装１１３の出力となる。例えば、第１入力
のレベルが「４」で第２入力のレベルが「６」の時の出
力は、「４」である。この人，出力関係テーブルは、２
つの入力のうち小さい方の値を出力とするという所謂「
ミニマム回路」という演算回路にした場合のものである
。これは、前述した膨大な数（ｎゞでｎ＝８とした場合
の数）だけ考えられる人，出力関係テーブルのうちの１
つに過ぎない。演算部用記憶装置１３や論理演算結果供給用記憶装置ｌ
９に使用する記憶装置としては、ＲＡＭ（随時書き込み
読み出し可能記憶装置）．ＥＰＲＯＭ（紫外線消去可能
な読み出し専用記憶装置）、Ｅ”　ＦＲＯＭ　（＠気的
消去可能な読み出し専用記憶装置）．フリップ・フロッ
プ回路等を使用することが出来る，場合によってはＲ　
Ｏ　Ｍ　（　ＫＮみ出し専用記憶装置）を使用すること
も可能である。また、論理演算結果供給用記憶装置１９
は省略し、ディジクル計算機から直接プログラムするこ
とも可能である。（応　用　例）以上では、ファジィ論理演算を行う論理回路を記憶装置
で横成することとし、ルックアップテーブル方式で演算
結果が得られるようにし、その結果、実行し得る論理演
算の種類を任意に変更できるように（プログラマブルに
）したものを提案した。ところで、メンバーシップ関数は、記憶装置に記憶され
るようにしてある。従って、主要部がメンバーシップ関
数部とファジィ論理演算部とで構成されているファジィ
推論装置は、主要部を全て記憶装置で構成することが出
来ることになる。ということは、メンバーシップ関数部
とファジィ論理演算部とを、まとめてプログラマプルに
することも可能であるということである．次に、そのよ
うにした応用例について説明する．第９図は、従来のファジィ推論装置である。第９図にお
いて、８ｌないし８４は入力信号線、８５ないし８８は
メンバーシップ関数記憶装置、８９，９０はファジィ論
理演算回路、９１．９２はカウンタ、９３．９４はメン
バーシップ関数記憶装置、９５．９６はファジィ論理演
算回路、９７，９日は出力信号線である。このファジィ推論装置は、入力信号線が４つ（８１〜８
４）で、出力信号線が２つ（９７．９８）であるから、
４入力２出力で１ルール分のファジィ・プロダクション
ルールを実行する装置である．ファジィ論理演算回路８９．９０．９５および９６は、
専用の論理演算回路で構成されている．先ず、全体の動
作を説明する．入力信号線８ｌから入力されるのは、第６図のエレメン
トに相当する信号である．メンバーシップ関数記憶装置
８５には、予め或るメンバーシップ関数が記憶させられ
ていて、入力信号に対応した出力を出す．メンバーシッ
プ関数記憶装置８６〜８８も同様である。ファジィ論理演算回路８９．９０は、所定のファジィ論
理禎演算をするようにされている．これらでは、メンバ
ーシップ関数記憶装置８５等からの４つの入力を受け、
それぞれ１つの出力を出す。ファジィ推論装置は、条件部（または前件部）と言われ
る部分と、結果部（または後件部）と言われる部分とで
成り立っているが、入力信号線８１〜８４のところから
ファジィ論理演算回路８９，９０のところまでの部分が
条件部である。それ以降の部分が結果部である．さて、条件部の出力は、結果部のファジィ論理演算回＋
ＩＰＩ９５．９６に入力される．これらにおいても、所
定のファジィ論理積演算が行われるようにされている．
ここには、メンバーシップ関数記憶装置９３．９４の出
力も入力される．メンバーシップ関数記憶装置９３．９
４の入力信号は、それぞれカウンタ９１，９２から供給
される．カウンタ９１，９２は、メンバーシップ関数記
憶装置９３．９４に記憶させてあるメンバーシップ関数
のエレメントに相当する信号を、小さいものから大きい
ものへと（その逆の順序でもよい）順次発する。すると
、それに応じたメンバーシップ関数値が、順次出力され
る．ファジィ論理演算回路９５．９６では、条件部からの出
力と、メンバーシップ関数記憶装置９３．９４から順次
出力されるメンバーシップ関数値とのファジィ論理積演
算がなされ、出力信号線９７９８にその出力が得られる
．第１０図に、本発明を適用したファジィ推論装置を示す
．符号は、第９図のものに対応している。そして、８９−１．９０−１．９５−１および９６−１
は演算部用記憶装置、Ｂは条件部、Ｃはファジイ推論装
置全体である。第９図と異なる点は、ファジィ論理演算回路８９，９０
．９５および９６が、本発明の適用により、演算部用記
憶装置に置き換えられている点である。個々のファジィ論理演算回路を演算部用記憶装置に置き
換え、プログラマブルにすることは、既に詳しく述べた
。この応用例では、ファジィ推論装置を構成する部分を
幾つかまとめ、それを、第１図，第２図等で説明した要
領でプログラマブルにすることを提案ずる。例えば、第１０図の点線で囲った条件部Ｂを、まとめて
行うことも出来るし、一点鎖線で囲ったファジィ推論装
置全体Ｃをまとめて行うことも出来る．勿論、結果郎（
ファジィ推論装置全体Ｃから条件部Ｂを除いた部分）だ
けをまとめて行うことも出来る。更に、実際のファジィ推論の応用において、ファジィ推
論装置全体Ｃを数十個程度並列に接続して利用すること
が多いが、これら全てをまとめて行うことも出来る。第１１図に、ファジィ推論装置をプログラマブルにする
際の基本原理図を示す。第１１図において、１００はプ
ログラム用アドレス信号線、１０１，１０２は入力信号
線、１０３は入力選択回路、１０４は記憶部、１０５，
１０６は双方向バッファ、１０７はプログラム用データ
信号線、１０８は出力信号線である．この構成は、第１
図に準ずるものである。条件部Ｂをまとめてプログラマブルにする場合、記憶部
１０４は、メンバーシップ関数記憶装置８５〜８８と演
算部用記憶装置８９−１．９０−１を包含したものであ
る．ファジィ推論装置全体Ｃをまとめてプログラマブル
にする場合には、その外に、メンバーシップ関数記憶装
置９３．９４と演算部用記憶装１９５−１．９６−１と
を包含したものである．これらにデータを予めセットする際には、入力選択回路
１０３はプログラム用アドレス信号線ｌ００を選択する
。プログラム用アドレス信号線ｌ００からのアドレス信
号は、メンバーシップ関数記憶装置８５等のアドレスを
指定したり、演算部用記憶装１８９−ｉ等のアドレスを
指定したりする。プログラム用アドレス信号線１００によって指定された
アドレスのメモリに、プログラム用データ信号線１０７
から双方向バッファ１０５を経て送られて来るデータが
記憶される．プログラム用データ信号線１０７は、メン
バーシップ関数記憶装置８５等へデータ信号を送ったり
、演算部用記憶装置８９−１等へデータ信号を送ったり
する。ファジィ論理演算を行う際には、入力選択回路１０３は
入力信号線１０１，１０２を選沢する。なお、図では２入力の場合を示したが、入力の数は２つ
に限られるわけではない。入力信号をアドレズとして、
ルノクアップテーブル方式でメンバーシップ関数記憶装
置から出力が取り出される。演算部用記憶装置においても、入力をアドレスとして、
ルックアップテーブル方式で演算結果が取り出される。そのようにして得られた出力は、双方向バッファ１０６
を経て、出力信号線１０８へと出て行く．

【発明の効果】

以上述べた如き本発明によれば、次のような効果を奏す
る． ■　ファジィ論理演算をディジタル回路で近似演算する
際に、より良い近似をしようとしてレベル数を多くして
も、演算部用記憶装置の数は１つで済む。従来は、レベル数が無限に存在するファジィ論理演算の
種類は膨大であり、用意しなければならない専用演算回
路の数も膨大であった。しかし、本発明では、行おうと
するファジィ論理演算の内容が変わっても、単に演算部
用記憶装置の記憶内容を書き換えるだけで対応すること
ができるから、１つで済む。 ■　ファジィ論理に関する研究は現在活発に行われてお
り、従来は利用されていなかった様゛なファジィ論理演
算が、将来、次々と利用される可能性があるが、そのよ
うなファジィ論理演算に対しても、単に演算部用記憶装
置の内容を書き換えるだけで、直ちに対応ずることが出
来る。 ■　ファジィ推論装置の主要部を、いずれも記憶装置で
構成し、それら全てをプログラマプルなものとすること
が出来る。

【図面の簡単な説明】

第１図・・・本発明の主要部の基本ブロソク構成図第２
図・・・本発明の実施例にかかわるプログラマブル・フ
ァジィ論理回路第３図・・・第２図のカウンタの出力ビットＡ＆　，Ａ
’ｒの役目を説明する図第４図・・・従来の集合（クリスプ集合）の特性関数の
例を示す図第５図・・・ファジィ集合のメンバーシップ関数の例を
示す図第６図・・・ファジィ集合を複数のレベルに分割して近
似する例を示す図第７図・・・１つの入力のレベル数が２である場合、２
入力ｌ出力演算子は１６種類あることを説明する図第８図・・・入力レベル数が８である場合の２入力１出
力演算子の人，出力関係テーブルの１例を示す図第９図・・・従来のファジィ推論装置第ｌθ図・・・本発明を適用したファジィ推論装置第１
１図・・・ファジィ推論装置をプログラマブルにする際
の基本原理図図において、ＩＯはプログラム用アドレス信号線、１１
は入力信号線、１２は入力選択回路、１３は演算部用記
憶装置、１４．１５は双方向バッファ、ｌ６はプログラ
ム用データ信号線、１７は出力信号線、１８はカウンタ
、ｌ９は論理演算結果供給用記憶装置、２０は主要部、
７０は第１入力信号線、７ｌは第２入力信号線、７２は
演算回路、７３は出力信号線、８１ないし８４は入力信
号線、８５ないし８８はメンバーシップ関数記憶装置、
８９．９０はファジィ論理演算回路、９１．９２はカウ
ンタ、９３．９４はメンバーシップ関数記憶装置、９５
．９６はファジィ論理演算回路、９７．９８は出力信号
線、Ｂは条件部、Ｃはファジィ推論装置全体、１００は
プログラム用アドレス信号線、１０１，１０２は入力信
号線、１０３は入力選択回路、１０４は記憶部、１０５
，１０６は双方向バッファ、１０７はプログラム用デー
タ信号線、１０８は出力信号線である．Ｎ１　図

Claims

【特許請求の範囲】

　入力によって指定されたアドレスに該入力に対応して
出力すべき演算結果が格納された演算部用記憶装置を具
え、前記演算結果は書き換え可能とされていることを特
徴とするプログラマブル・ファジィ論理回路。