JPH03137701A - ファジイ制御機能付プログラマブルコントローラ、そのモニタシステム、および、ファジイ制御機能付プログラマブルコントローラの制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はアナログデータ入力に対するファジィ制御を
実行するファジィ制御機能付プログラマブルコントロー
ラおよびそのファジィ制御方法とファジィ制御モニタ方
法に関するものである。

［従来の技術］ 最近、制御分野において、ファジィ理論を応用した知識
ベース方式の制御システムの研究、開発が進められてい
る。

第１１１４．を三菱電機接輪ＶＯＬ６３、Ｎ０３ｐ６０
〜６３［リアルタイム制御機能を持つファジィエキスパ
ートシステム構築ツール」に紹介された従来のファジィ
制御装置の構成を示す図（ファジィコントロールツール
として文章表現のものを図示化したもの）である。図に
おいて、（１０）はファジィ制御装置本体、（２０）は
ファジィ制御装置の制御対象となるシステムを示し、（
３０）は制御装置本体（１０）と電気的に接続され、フ
ァジィメンバシップ画数（以下、メンバシップ画数と記
す）、ファジィ制御アプリケーションソフトの設定およ
び制御動作時のモニタリングを行なう設定／モニタ装置
である。ファジィ制御装置本体（１０）はＤ　Ｐ　Ｓ　
（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｆ’ｒｏｓｓｅｓｏ
ｒ）等の汎用高速処理ＣＰＵでもって構成され、各種フ
ァジィ演算、推論を実行する推論部（１１）、入力され
たアナログデータをデジタルデータに変換するＡ／Ｄ変
換部（１２）、デジタルデータをアナログデータに再変
換して出力するするＤ／Ａ変換部（１３）、複数のメン
バシップ画数、ファジィ出力画数をパラメータ値として
記憶し、またファジィ推論のアプリケーションソフトと
してのアプリケーションプログラムを記憶するメモリ部
（１４）、前記設定／モニタ装置（３０）と、ファジィ
制御装置本体（ｌＯ）を接続する回線制御部（１５）で
構成される。

第１２図はメモリ部（１４）に記憶され、推論部（１１
）で実行されるファジィ制御アプリケーションプログラ
ムの１例を示す。第１３図ａ　−ＣはそれぞれＡ／Ｄ変
換入力とそれ等の複数のメンバシップ画数によるファジ
ィグレード数への変換と、第１２図に示すファジィ制御
アプリケーションプログラム例による推論過程と、その
推論出力のデファジイ化の例を示す。

第１４図は、第１２図に示すファジィ制御アプリケーシ
ョンプログラムに基くファジィ制御のフローチャートを
示す。次に動作について第１４図のフローチャートに従
がい説明する。なお、第１２図に示すファジィアプリケ
ーションプログラムが、第１１図のメモリ部（１４）に
予め書込まれているものとする。推論部（１１）は、メ
モリ部（１４）より上記アプリケーションプログラムを
１行ごと読取り、１行対応に実行して行く。第１行目の
ルールＲ９の内容は、 ｉｆ　　Ａｚ　　ａｎｄ　　Ａｔ　　ｔｈｅｎ　　Ａで
ある。上記ａｎｄは第１のファジィグレード数Ａ、とＡ
　Ｈ２のうち小さい方を選択するミニアム演算として定
義される。演算結果である上記Ａ、もファジィグレード
数であり、以下においては上記Ａ、１、Ａ１□等を第１
のファジィグレード数、上記Ａ　、等を第２のファジィ
グレード数と記す。推論部（１１）は、このルールＲ１
を解釈し、まず第１のファジィグレード’６２　Ａ　１
　ｌを求める。

第１のファジィグレード数Ａ　＋　＋を求めるにあたり
、第１４図のフローチャートにおけるステップ（５００
）にてファジィ推論を開始する。推論部（１１）はステ
ップ（５０１）にて最初のルールＲｉ　　（ｉ＝１）を
読み取ってその内容を解釈し、ステップ（５０２）でＡ
／Ｄ変換部（１２）から入力ｘ１の値を入力し、これを
第１３図ａに示すＡ　口対応のメンバシップ画数ａ＋＋
により第１のファジィグレード数に変換し、Ａ　＋＋　
（Ｘ　ｌ）　＝０．６０を得る。次に第１のファジィグ
レード数Ａ１□を求めるにあたり、Ａ／Ｄ変換部（１２
〕よりｘ２の値を入力し、これを第１２図すに示すメン
バシップ口数ａｈａによりファジィグレード数に変換し
、Ａ　ｌ＊　（Ｘ　２　）　＝０．９０　　を得る。　
次に、ステップ（５０３）で推論部（１１）は求めたフ
ァジィグレード数Ａｚ、Ａ　１２により以下のファジィ
演算を行ない、第２のファジィグレード数Ａ、を求める
。

即ち２次式 ％式％ の実行により、第２のファジィグレード数Ａ、＝０．６
０　　を得る。次に、ステップ（５０４）にて推論部（
１１）は求めた上記Ａ　＋　　（＝　０．６０）値を上
記ファジィメンバシップ画数とは別のファジィメンバシ
ップ出力面数Ｂ、（以下、ファジィ出力画数と１こす）
を用いて、 Ａ１０Ｂ。

なる含意演算を行なう。上記含意演算Ａ、○Ｂ１におけ
る“Ｏ”はファジィ出力画数Ｂ＋を第２のファジィグレ
ード数Ａ、の値と同一の比率で収縮させるものであり、
この場合、Ａ＋＝０．６０　　であるから、含意演算結
果であるファジィ集合はファジィ出力画数Ｂ１の全体が
１：０，６の比率で減ぜられたものとなる。この演算結
果を第１３図Ｃにハツチングした図形で示す。

次に、ステップ（５０５）で推論部（１１）はすべての
ルールＲ１〜Ｒ１１について処理完了が否かを判別し、
完了であればステップ（５０７）へ進むが、この場合に
おいては否であるのでステップ（５０６）で次の、即ち
、２行目のルールＲ２をメモリ部（１４）から読み込ん
で解釈し、ステップ（５０２）に戻る。第２行の内容は
ｉｆ　　Ａ＊＋　　ａｎｄ　　Ａｔ２　ｔｈｅｎ　　Ａ
２である。推論部（１１）は、先に求めたＸＩ　％　Ｘ
Ｉを基に、今回はメンバシップ画数ａｚ＋、ａｏを作用
させ、第１のファジィグレード数０．７５．０．５０を
得る。これより第２のファジィグレード数Ａ２を下記に
より求める。

Ａｘ＋　　ａｎｄ　　Ａｔ２　ＥＡ２ ＝０．７５　　ａ　ｎ　ｄ　　０．５０　　＝ｏ、ｓ。

推論部（１１）は求めた上記Ａ２の値を今回はファジィ
出力（イ）数Ｂ２に作用させ Ａ、ＯＢ。

の演算を行なう。Ａ、　＝　０．５０であるから、演算
結果はファジィ出力画数Ｂ、の全体が０．５０の比率で
減少されたものになる。　この演算結果を第１３図Ｃに
示している。以下、同様に推論部（ｌｌ）はステップ（
５０６）およびステップ（５０２）〜（５０５）を繰直
して次のルールＲ，（第３行）〜Ｒ，（第９行）を順番
に読み込み、上記ルールＲ１，Ｒｘ　と同様な処理を行
ない、その結果として、へ、ＯＢ１〜Ａ、、○Ｂ７から
なるｎ個の推論出力を得る。

次に、ステップ（５０７）で、推論部（１１）は上記含
意演算結果の全てを合成するファジィ合成を実行する。

即ち、上記Ａ１０Ｂ、〜Ａ００Ｂ。

の山数値について、それぞれ下部座標軸（ｙ軸）と左右
のタテ軸（グレード座標軸）で囲まれた図形としてそれ
らの重ね合せたものについて万Ｆ貴中心を計算し、その
ｙ軸値（％表示される）をデファジイ値として求める。

次にステップ（５０８）にて、上記デファジイ値をＤ／
Ａ変換部（１３）によりアナログ量に再変換し、出力ｙ
として出力する。

以上について、所定の周期で繰り返し実行することによ
り、制御対象（２０）対してファジィ制御が行なわれる
。

以上において、メンバシップ１Ｍ　数ａ　ｌ　ｌ〜ａ２
１、ファジィ出力画数Ｂ１〜Ｂ７．およびルールＲ〜Ｒ
，は設定／モニタ装置（３０）により１回線制御部（１
５）を介してメモリ部（１４）に記憶される。また、含
意演算結果である各Ａ、ＯＢ〜Ａ６０Ｂ、の図形の値等
についても、全体／部分を指定して回線制御部（１５）
を表わし、設定モニタ装置（３０）によりモニタされる
。　第１４図に示したフローチャートから明らかなよう
に、従来のファジィ制御装置（１０）においては、一つ
の推論部（１１）にてファジィグレード数の演算（ステ
ップ（５０２））、最小値演算（ステップ（５０３））
、含意演算（ステップ（５０４））からなる一連の処理
が直列的に実行されているので、入力から出力までの処
理に比較的長時間を要する。それゆえに、メンバシップ
ｍ数ａ＋Ｊによる第１のファジィグレード数変換におい
て、その処理時間の低減のため、テーブル参照方式が用
いられている。即ち、テーブル化したメンバシップ画数
をメモリ部（１４）に予め記憶させておくもので１例え
ば、２５６分割精度のメンバシップ画数ａｌｊを１０個
、入力に対して１０種類設定する場合においては、 １　ＢｙｔｅＸ　　２５６Ｘ　ＩＯＸ　１ｏ＝２５．６
　　ＫＢのメモリ容量を必要とし、テーブル用メモリと
して、大きな領域を要した。同様に、もう一方のメ〉・
バシップＭｆｉであるファジィ出力画￥ＦＢ、に対して
も同様にテーブル化してメモリ部（１４）に予め記憶さ
れるがこの場合においても、テーブル用メモリとして同
様に大きな領域を要した。

〔発明が解決しようとする課題］ 従来のファジィ制御部！（ｔｏ）は以上のように構成さ
れているので、ファジィ推論が一つの推論部（１１）に
より直列的に実行されるために比較的に長時間を要し、
またメンバシップｍ　Ｗｔによるファジィグレード数変
換において、その処理時間の低減のため、テーブル参照
方式を用いることを要するので、上記テーブル用メモリ
として比較的大きな領域を必要とし、さらに専用のコン
トローラとして、製作されているためプログラマブルコ
ントローラ等の汎用コントローラと併用する場合には配
線接続を要し、ファジィ制御結果のモニタについても複
雑となり、余分のコストと無駄時間が生じるなどの解決
すべき課にかあった。

この発明は、上記のような課題を解決するためになされ
たもので、ファジィ制御を比較的短時間に処理し、かつ
ファジィ制御のために必要とするメモリ領域が比較的小
さく、余分なコスト増と無駄時間が生じない、かつ、フ
ァジィ制御結果のモニタが容易なファジィ制御機能付プ
ログラマブルコントローラおよびそのファジィ制御方法
とファジィ制御のモニタ方法を得ることを目的とする。

［課題を解決するための手段１ 第１の発明に係わるファジィ制御機能付プログラマブル
コントローラのファジィ制御方法は、入力されたアナロ
グデータをデジタルデータに変換する段階と、複数点か
らなる定義様式で定義されたファジィメンバラップ函数
を用いて第１のファジィグレード数に変換する段階と、
上記第１のファジィグレード数に対してシーケンス命令
としてのファジィ演算処理命令を実行する段階と、上記
ファジィ演算処理命令の実行結果である第２のファジイ
グし・−ド数に対し、複数点からなる定義様式で定義さ
れたファジィ出力函数を用いてファジィ集合を演算する
段階と、上＝己ファジィ集合をデファジイ化し、アナロ
グデータに変換して出力する段階とからなる方法である
。

また、第２の発明に係わるファジィ制御機能付プログラ
マブルコントローラは、入力されたアナログデータをデ
ジタルデータに変換するＡ／Ｄ変換部と、シーケンス命
令を実行するＣＰＵ部と、デジタルデータをアナログデ
ータに変換して出力するＤ／Ａ変換部とを備λ、上記Ａ
／Ｄ変換部はファジィメンバシップ函数を言己憶するフ
ァジィメンバシップ函数記に手段と、上記デジタルデー
タに対し、上記ファジィメンバシップ函数を用いて第１
のファジィグレード数を演算するファジィグレード演算
手段とを有し、上記ｃ　ｐ　ｕ部は上記ファジィグレー
ド数を入力し、上記シーケンス命令としてのファジィ演
算処理命令を実行して第２のファジィグレード数を出力
するファジィ演算処理命令実行手段を有し、上記ＣＰＵ
部およびＤ／Ａ変換部のいずれかはファジィ出力函数を
記憶するファジィ出力函数記憶手段と、上記第２のファ
ジィグレード数に対し、上記ファジィ出力函数を用いて
ファジィ集合を演算し、ファジィ結果函数として出力す
るファジィ結果函数演算手段とを有し、上記Ｄ／Ａ変換
部は上記ファジィ結果函数の複数個を合成し、得られた
合成ファジィ集合をデファジイ化するデファジイ化実行
手段を有し、上記ファジィメンバシップ函数、ファジィ
出力函数およびファジィ結果函数の少な（とも一つは複
数点からなる定義様式で定義されているものである。

また、第３の発明に係わるファジィ制御機能付プログラ
マブルコントローラのファジィ制（卸モニタ方法は、上
記ファジィ制御機能付プログラマブルコントローラにお
ける複数点からなる定義様式で定義されたファジィメン
バシップ函数、ファジィ出力函数およびファジィ結果函
数の少な（ともいずれか、および上記各函数で演算され
た第１および第２のファジィグレード数、および合成フ
ァジィ集合の少なくともいずれかからなるファジィ制御
情報をファジィ制御モニタ装置でモニタする方法である
。

また、第４の発明に係わるファジィ制御１１機能付プロ
グラマブルコントローラのファジィ制御モニタ方法は、
複数台のファジィ制御機能付プログラマブルコントロー
ラのファジィ制御情報をネットワークを介して１台のフ
ァジィ制御モニタ装２でモニタする方法である。

また、第５の発明に係わるファジィ制御ｉｔ機能付プロ
グラマブルコントローラは、請求項（２）記載のファジ
ィ制御機能付プログラマブルコントロラにおいて、ファ
ジィルールをアプリケーションプログラム上に設定する
ファジィルール設定手段と、上記アプリケーションプロ
グラム上の任意の論理接点により選択実行するファジィ
ルール選択手段とを有するＣＰＵ部を備えたものである
。

また、第６の発明に係わるファジィ制ｉｌ１機能付プロ
グラマブルコントローラは、請求項（２）記載のファジ
ィ制御機能付プログラマブルコントローラにおいて、フ
ァジィ’ｔ４Ｍ−命令を実行する第１のＣＰ　ＬＪと、
ファジィ３に命令を除くシーケンス命令を実行する第２
のＣＰＵとを有するＣＰＵ部を備λたものである。

また、第７の発明に係わるファジィ制御機能付プログラ
マブルコントローラは、請求項（２）記載のファジィ制
御機能付ブーログラマブルコントローラにおいて、合成
ファジィ集合のデファジイ化の実行に先立ち、各ファジ
ィ結果函数で定まる図形の面積を大きさとし、上記面積
の中心を座標値とするモーメントの合成演算により上記
合成ファジィ集合を得るデファジイ化実行手段を備えた
ものである。

し作　用］ 第１の発明においては、入力されたアナログデータはデ
ジタルデータに変換された後、Ｎ数点からなる定義様式
で定義されたファジィメンバシップ函数を用いて第１の
ファジィグレード数に変換され、上記第１のファジィグ
レード数に対してシーケンス命令としてのファジィ演算
処理命令が実行され、上記ファジィ演算処理命令の実行
結果である第２のファジィグレード数にχ・１し、複Δ
り点がらなる定義様式で定義されたファジィ出力函数を
用いてファジィ集合が演算され、さらに上記ファジィ集
合はデファジイ化された後、アナログデータに変換され
、出力される。

また、第２の発明におけるファジィメンバシップ函数記
憶手段はファジィメンバシップ函数を記憶しておき、フ
ァジィグレード演算手段はデジタルデータに変換された
入力データに対し、上記ファジィメンバシップ函数を用
いて第１のファジィグレード数を演算し、ファジィ演算
処理命令実行手段は入力した一ヒ記第１のファジィグレ
ード数に対し、ファジィ演算処理命令を実行して第２の
ファン、イブレード数を出力し、ファジィ出力函数記憶
手段はファジィ出力函数を記憶しておき、ファジィ結果
函数滴算手段は上記第２のファジィグレード数に対し、
上記ファジィ出力函数を用いてファジィ集合を演算し、
ファジィ結果函数として出力し、デファジイ化実行手段
は上記ファジィ結果函数の複数個を合成し、合成して得
られた合成ファジィ集合をデファジイ化する。

また、第３の発明においては、ファジィ制御機能付プロ
グラマブルコントローラのファジィ制御情報である複数
点からなる定義様式で定義されたファジィメンバシップ
函数、ファジィ出力函数およびファジィ結果函数の少な
（ともいずれかの定義パラメータ、および上記各函数で
演算された第１および第２のファジィグレード数、およ
び合成ファジィ集合の少な（ともいずれかがファジィ制
御モニタ装置でモニタされる。

また、第４の発明においては、複数台のファジィ制ｆｉ
ｒＮｊｌ！能付プログラマブルコントローラのファジィ
制御情報がネットワークを介して１台のファジィ制御モ
ニタ装置でモニタされる。

また、第５の発明におけるファジィルール設定手段はフ
ァジィルールをアプリケーションプログラム上に設定し
、ファジィルール選択手段は上記アプリケーションプロ
グラム上の任意の論理接点により選択実行する。

また、第６の発明における第１のＣＰＵはファジィ演算
命令を実行し、第２のＣＰＵはファジィ演算命令を除（
シーケンス命令を実行する。

また、第７の発明におけるデファジイ化実行手段は各フ
ァジィ結果函数ごとに、各ファジィ結果函数で定まる図
形の面積を大きさとし、上記面積の中心を座標値とする
モーメントを求め、これらのモーメントの合成演算によ
り合成ファジィ集合を得る。

［発明の実施例］ 以下、第１の発明〜第７の発明に関係する一実施例を第
１図〜第１０図により説明する。なお、以下に示す従来
例のものと同一符号で表わしたものは従来例のそれと同
一、又は相当する部分を示す。

第１図はファジィ機能付プログラマブルコントローラ（
以下ＰＣと記す）の構成を示すブロック図である。図に
おいて、（４０）はＣＰＵ部としてのコントローラユニ
ットであり、（４１）はコントローラユニット（４０）
の主要部をなすＣＰＵ（以下ＰＣ−ＣＰＵと記す）であ
る。（４２）はユーザの作成するシーケンス命令および
ファジィ推論命令の任意の組合せから成るアプリケーシ
ョンプログラムを記憶するアプリケーション記憶手段と
してのアプリケーションメモリ部である。

（４３）はＰＣ−ＣＰＵ　（４１）の内部メモリであり
、従来のシーケンス命令の実行処理部（４３ａ）、新た
に加えたファジィ推論命令の実行処理部（４３ｂ）から
なる。なお、ＰＣ−ＣＰＵ　（４１）は上記ファジィ推
論命令を実行するファジィ演算処理命令実行手段として
の機能を備える。

（４４）はＰＣ−ＣＰＵ　（４１）入出力バス、（４５
）は後述の周辺装置（９０）とｐｃ−ｃｐＵ（４１）と
を接続する回線制御部である。（５０）は入力されたア
ナログ量をデジタル量に変換後、第１のファジィグレー
ド数に変換するＡ／Ｄ変換部としてのＡ／Ｄ変換ユニッ
トであり、そのハードウェア構成は従来のＡ／Ｄ変換ユ
ニットと同一であり、ファジィメンバシップ画数（以下
、メンバシップ画数と記す）を記憶すると共に、メンバ
シップ画数によるグレード数変換機能を組込んだもので
、従来のＡ／Ｄ変換ユニット（５０Ａ　）と区別のため
＊印を付す。（５１）はＡ／Ｄ変換ユニット（５０）の
アナログ入力信号ｘ１〜Ｘ、。

の入力端子である。（６０）は上記コントローラユニッ
ト（４０）から入力されたファジィ推論結果をデファジ
イ化して、デジタル量としてのデファジイ値をアナログ
量に変換して出力するＤ／Ａ変換部としてのＤ／Ａ変換
ユニットである。そのハードウェア構成は従来のＤ／Ａ
変換ユニットと同一であり、ファジィ出力画数を記憶す
ると共にファジィ出力画数によるデファジイ変換機能を
組込んだもので、従来のＤ／Ａ変換ユニット（６０Ａ）
と区別のため本印と付す、（６１）はファジィ制御出力
であるアナログ信号ｙの出力端子である。（７０）、（
８０）はそれぞれ通常のプログラマブルコントローラの
デジタル入カニニット、出カニニットであり、（７１）
、（８１）はそれぞれ、そのデジタル信号入力端子、デ
ジタル信号出力端子である。（９０）はＰＣ−ＣＰＵ　
（４１）の周辺装置であり、アブリゲーションメモリ部
（４２）へのユーザアプリケーションプログラムムの書
込、変更、およびＰＣ−ＣＰＵ　（４１）の命令実行状
態のモニタリング等を回線制御部（４５）を介して行な
うものである。周辺装！（９０）は従来のシーケンス命
令に加えてファジィ推論命令の書込、変更、およびＡ／
Ｄ変換ユニット（５０）へのメンバシップ画数の子め定
められた手法による設定、Ｄ／Ａ変換ユニット（６０）
へのファジィ出力ＭＨの予め定められた手法による設定
およびモニタリングをＰＣ−ＣＰＵ　（４１）経由で行
なうものである。

第２図ａはＡ／Ｄ変換部としてのＡ／Ｄ変換ユニット（
５０）の構成の詳細を示すプロッタ図である。図におい
て、（５１）はアナログ信号入力端子、（５２）は内蔵
マイクロプロセッサ（以下μ−Ｐと記す）でありＡ／Ｄ
変換用アナログボート（５２ａ）を有する。（５３）は
アナログスイッチ、（５４）はサンプルホルダであり、
後述のデコーダ（５８）の出力信号（５８ａ）により複
数のアナログスイッチ（５３）のうちのいずれか１つが
選択されてＯＮされ、入力アナログ信号なサンプルホル
ダ（５４）へ出力する。サンプルホルダ（５４）はデコ
ーダ（５８）の出力信号（５８ｂ）により所定の時間入
力アナログ信号をホールドし、μ−Ｐ　（５２）のアナ
ログボート（５２ａ）へ出力する。μｍＰ　（５２）は
Ａ／Ｄ変換機能内蔵形の汎用プロセッサであり、内蔵Ｒ
ＯＭ／ＲＡＭ　（５５）を有し、この内蔵ＲＯＭ／ＲＡ
Ｍ（５５）は従来の非直線補正機能付のＡ／Ｄ変換対応
マイクロプログラム（５５ａ）と、ファジィ変換対応マ
イクロプログラム（５５ｂ）を有し、入力端子（５１）
から入力されたアナログ信号をデジタル信号に変換する
Ａ／Ｄ変換手段と、Ａ／Ｄ変換された上記デジタル信号
としてのデジタル量を上記メンバシップ画数を用いて第
１のファジィグレード数に変換するファジィグレード変
換手段としての機能を有する。（５６）はＡ／Ｄ変換ユ
ニット（５０）の出力部としてのインターフェイス部（
以下、Ｉ／Ｆ部と記す）であり、２ポ一ト記憶手段とし
ての２ボー１−ＲＡＭ　（５７１を備λる。２ボ一トＲ
ＡＭ（５７）はμ−Ｐ　（５２）により読み書き可能で
あると共に、ＰＣ−ＣＰＬ！（４１）から入出力バス（
４４）を介して読み書き可能である。　２ボ一トＲＡＭ
（５７）は通常のＡ／Ｄ変換ユニット（５０Ａ）にて使
用される記憶手段としての役割の他に、メンバシップ画
数を定義する座標点（本実施例においては直交座標軸上
の３点で１つのメンバシップ画数を定義する方式とする
）を格納するファジィ画数格納エリア（５７ａ）を有し
、また、任意のアナログ入力信号を読み込みＡ／Ｄ変換
後、上記メンバシップ画数にて第１のファジィグレード
数に変換して格納するファジィグレード数格納エリア（
５７ｂ）を有する。即ち、２ボ一トＲＡＭ　（５７）は
上記第１のファジィグレード数をコントローラユニット
（４０）のＰＣ−ＣＰＵ　（４１）からアクセス可能に
記憶するファジィグレード数記憶手段と、複数点（上記
例では３点）からなる定義様式で定義されたメンバシッ
プ画数を記憶する口数記憶手段としての機能を有する。

（５８）はデコーダ（以下、ＤＥＣと記す）であり、μ
−Ｐ　（５２）の指令を解読して開状態にある複数個の
アナログスイッチ（５３）のいずれか１つを閏とすると
共に、上記間とされたアナログスイッチ（５３）を介し
て入力されたアナログ量を一時的にホールドすべ（、サ
ンプルホルダ（５４）に指令する。

第３図ａはＤ　／　Ａ変換部としてのＤ／Ａ変換ユニッ
ト（６０）の構成の詳細を示すブロック図である。図に
おいて、（６１）はアナログ出力端子、（６２）は内蔵
マイクロプロセッサ（以下μｍＰと記す）でありＤ／Ａ
変換用アナログボート（６２ａ）を有す。（６３）は出
力アンプ、（６４）はサンプルホルダであり、μ−Ｐ　
（６２）から出力されたアナログ量をサンプルホルダ（
６４）で−時的にホールドし、出力アンプ（６３）にて
上記アナログσを低インビークンス変換し、外部へ出力
する。μ−Ｐ　（６２）は内蔵ＲＯＭ／ＲＡ〜１（６５
）を有する。内蔵ＲＯＭ／ＲＡＭ　（６５）は従来のＤ
／Ａ変換対応マイクロプログラム（６５ａ）とデファジ
イ変換対応マイクロプログラム（６５ｂ）とを有する。

（６６）はｐｃ−ｃｐｕ（４１）の入出力バス（４４）
とＤ／Ａ変換ユニント（６０）とのインターフェイス部
（以下、ＴＺＦ部と記す）であり、２ボートＲＡ〜１（
６７）を有し、μｍＰ　（６２）により読み書きが可能
となっている。２ボ一トＲＡＭ　（６７）は通常のＤ／
Ａ変換ユニット（６０Ａ）にて使用される記憶手段とし
ての役割の他に、第３図すに示すようにファジィ出力画
数を定義する座標点（本実施例では直交座標軸上の３点
で１つの出力函数を定義する）を格納するファジィ出力
画数格納エリア（６７ａ）と、ＣＰ−ＣＰＵ　（４１）
から転送される第２のファジィグレード数を格納するフ
ァジィ出力格納エリア（６７ｂ）とを有する。（６８）
はデコーダ（以下、ＤＥＣと記す）であり、μｍＰ（６
２〕の指令を解読して開状態にある複数個のサンプルホ
ルダ（６４）のいずれか一つを閉とする。

第４図は第１図に示したＰＣの動作を示すフローチャー
トであり、フローＡはＡ／Ｄ変換ユニット（５０）の動
作を、フローＢはコントローラユニット（４０）の動作
を、フローＣはＬ）／、へ変換ユニット（６０）の動作
フローを示す。

第５図ａｌｂは第２図に示したへ／Ｄ変換ユニ・ソト（
５０）において、３点からなる定義様式で定義されたメ
ンパンツブ画数を用いてデジタル足に変換した入力デー
タｘ１．ｘ、に対する第１のファジィグレード数を演算
する説明図、第５図ＣはＤ／Ａ変換ユニットｒ６０）に
おいて、３点からなる定義様式で定義されたファジィ出
力画数を用いて、コントローラユニット（４０）から入
力された第２のファジィグレード数に対し、含意演算を
演算する説明図である。

第６図は第１図に示したＰＣ−ＣＰＵ　（４１）が実行
するアプリケーションプログラム例における、ファジィ
推論に関連する部分のみを示したものである。

次に動作について説明する。所定の制御に先立ち、第１
図における周辺装置（９０）を使用してコントローラユ
ニット（４０）の回線制御部（４５）、入出力バス（４
４）を経由してＡ／Ｄ変換ユニット（５０）内の２ボ一
トＲＡＭ（５７）に所定のメンバシップ画数を定義する
複数個の座標徹データを格納し、　同様にＤ／Ａ変換ユ
ニット（６０）内の２ボ一トＲＡＭ　（６７）内に所定
のファジィ出力画数を定義する複数個の座標点データを
格納する。両方の画数とも実施例においては１つの画数
を３点の座標により定義している。

第５図ａにおいて、Ａ／Ｄ変換ユニット（５０）におけ
るアナログ入力端子（５１）から入力されるアナログ入
力ｘ１対応のメンバシップ画数としてａｌ、ａ２＋が準
備され、縦軸をグレード数（ｏ、■）、横軸を入力％（
０，１００）とする直交座標上の点座標ＣＰ１．Ｐ２）
の組合せとして与えられ、実施例では、画数ａｌｌは定
義点ＳＰＡ。

ＳＰＡ、、、、ＳＰＡ、、、から、画数ａｚ＋は定義点
ＳＰＡ、□、　Ｓ　Ｐ　Ａ　ｉ＋２、Ｓ　Ｐ　Ａ　２＋
ａからなる３点で定義され、２ボ一トＲＡＭ　（５７）
に格納されている。同様に第５図すにおいて、アナログ
入力ｘ２対応のメンバシップ画数として、ａｌ２、ａ、
２が準備され、実施例では、画数ａ１２は定義点ＳＰ　
Ａ　＋ｚ８．　Ｓ　Ｐ　Ａ　１ｚａ　、　Ｓ　Ｐ八、２
３から山数ａｚ□は定義点Ｓ　Ｐ　Ａ２２１　、　Ｓ　
Ｐ　Ａ２□２．ＳＰＡ、□、からなる３点で定義され、
２ボ一トＲＡＭ　（５７）内に格納されている。

第５図Ｃにおいて、Ｄ／Ａ変換ユニット（６０））こお
けるアナログ出力端子（６１）から出力されるアナログ
出力ｙ対応のファジィ出力画数Ｂ　ｌ、Ｂ２は縦軸に出
力ファジイ数（０，１）横軸に出力％（０，１００）の
直交座標上の組合せとして与λられる。実施例では、画
数Ｂ１は定義点ＳＰ８、、、ＳＰＢ、２．５ＰＢｌ！か
ら、Ｓ　ｖｌ、Ｂ　２　！ｉ定義屯５ＰＢ２３．５ＰＢ
２２、Ｓ　Ｐ　Ｂ　２．からなる３点で定義され、２ボ
ー１−ＲＡ〜１　（６７）に格納されている。

次に、第４図に示したフローチャートに従い、動作を説
明する。フローＡにおけるステップ（２００）でＡ／Ｄ
変換ユニット（５０）は起動し、ステップ（２０１）で
初期設定（ｊ＝１）され、ステップ（２０２）でμｍＰ
　（５２）はアナログ信号Ｘ＞（ｊ＝１）を入力し、Ａ
／Ｄ変換して、デジタル量とする。次に、ステップ（２
０３）でμ−Ｐ　（５２）はＡ／Ｄ変換された入力信号
Ｘ対応のメンバシップ画数ａ　＋ａ　（ｉ　＝　１−ｎ
）を２ボ一トＲＡＭ（５７）から読み出し、これ等を用
いて各メンバシップｉ　Ｅ’ｌ　ａ　＋　＝対応の第１
のファジィグレード数Ａ１．を演其しく入力Ｘ、をＡ、
に変換）、ステップ（２０４）で上記第１のファジィグ
レード＋２　Ａ　Ｉ　ｌ〜Ａ　ａ＋を２ボ一トＲＡＭ　
（５７）の所定のエリアに書き込む。次に、ステップ（
２０５）で全ての入力信号Ｘ＝　　（Ｊ　＝　ｌ−ｍ、
この従来例ではｍ−２）につり１で、上記演算が完了し
たかを判別し、否であればステップ（２０６）で次の入
力信号ｘ＞（ｊ＝２）を設定し、以下、ステップ（２０
２）〜（２０４）を繰り返し、完了であればステップ（
２０７）でこのフローＩ＼を終了１−る。実際には上記
フロー八を所定時間ごとにサイクリックに実行し、ステ
ップ（２０４）で２ボ一トＲＡＭ　（５７）に格納され
た第１のファジィグレード数Ａ　、Ｊを更新する。以下
に、フロー八における主要ステップの動作の詳細につい
て第２図ａ、ｂおよび第５図ａ、ｂを用いて説明する。

ステップ（２０２）において、Ａ／Ｄ変換装買（５０）
におけるメンバシップ口数によるアナログ入力信号のＡ
／Ｄ変換とファジィグレード数変換について、従来のＡ
／Ｄ変換ユニットとしての動作により、μｍＰ　（５２
）はＤＥＣ（５８）に指令を与λ、ＤＥＣ（５８）から
の出力により１つのアナログスイッチ（５３）を閉とし
、入力端子（５１）から入力されたアナログ信号×１を
サンプルホルダ（５４）に入力する。次に、ＤＥＣ（５
８）からの上記とは別の出力によりサンプルホルダ（５
４）にてその値をホールドし、μ−Ｐ（５２）が有する
Ａ／Ｄ入カボート（５２ａ）からそのホールドされた出
力値を取り込んでＡ／Ｄ変換を行ない、し、かるべきス
ケール変換、リニアノティ変換を行なって所定のデジタ
ル値を得る。

以上はμ−Ｐ　（５２）の内蔵ＲＯＭ／ＲＡＭ　（５５
）に格納されている既設ルーチンであるＡ／Ｄ変換対応
のマイクロプログラム（５５ａ）にて行なわれる。

次に、ステップ（２０３）において、新設のファジィグ
レード変換ルーチンであるマイクロプログラム（５５ｂ
）の実行に移り、以上で求めたデジタル量（フルスケー
ル１００％のデジタル数値）を予め設定しであるメンバ
シップ口数ａｌｌ・Ｂ２１によりグレード変換する。実
施例においては、第５図ａに示す如（、メンバシップ画
数ａ１冒こ対しては２点ＳＰＡ、、２．ＳＰＡ目３を通
る直線との交点Ａ＋＋（ｘｌ）を求めれば良い。５ＰＡ
ｌ１２、Ｓ　Ｐ　Ａ　ｌ　１３の２点を通る直線との交
点より１入力Ｘ１に対する第１のファジィグレード数Ａ
　＋＋　（ｘ　＋　）　＝ （ｘ＋−ＰＩＦＳＰＡＩ＋３））＋Ｐｉ（ＳＰＡ＋＋ｉ
）−一−（１） を得る。同様に、メンバシップ画数ａ２．に対しては、
２点Ｓ　Ｐ　Ａ２１１　、　３　Ｐ　Ａ２１□を通る直
線との交点を求めることになり、 Ａ２．（ｘ、）＝ （ｘｌ　　−Ｐ＋（ＳＰＡ＊ｚ）Ｊ　　＋Ｐｉ［５ＰＡ
ｚｚｌ−−−（２） を得る。

定義された上記　Ｐ、、Ｐ、の値は、Ｉ／Ｆ部（５６）
の２ボ一トＲＡＭ（５７）の所定のエリア（５７ａ）に
第２図すに示す如く、順番に配置されているから、これ
を順次参照し、上記計算に使用する。メンバシップ画数
ａｌ　ｌ＋　　８２１はそれぞれ折線で構成されるから
、入力Ｘ、が上記折線のいずれの直線と交わるか、又は
全く交わらないかは、−・義的に決まることは明らかで
ある。　次にステップ（２０５）において、上記により
求めたＡ、（ｘｌ）、Ａ２．（ｘ、）・・・は各メンバ
シップ的数ａｌｌ、ａｌｌによる入力ｘ１の第１のファ
ジィグレードｆｌ　Ａ　、２、Ａ２１として第２図すに
示すように、２ボ一トＲＡＭ　（５７）の所定のエリア
（５７ｂ）に書込まれる。

以下、同様゛にステップ（２０２）〜（２０６）が繰’
）　ＴＡ　サｈ、ｕ−Ｐ（５２）は、ＤＥＣ（５８）に
よりアナログ入力ｘ２対応のアナログスイッチ（５３）
を開とし、サンプルホルダー（５４）により上記Ｘ２の
値をホールドし、μｍＰ　（５２）のＡ／Ｄ入カボート
（５２ａ）からその出力値を取り込み、所定のデジタル
値にＡ／Ｄ変換後、このデジタル変換された入力ｘ２に
対応するメンバシップ画数ａ１２、ａ、・・・対応の第
１のファジィグレード数Ａ＋ａ、Ａｚｌを求める。入力
ｘ２に対するＡ１！、Ａ２２は前記ＸＩ対応の変換と同
様、Ａ＋ｚ（Ｘｊ）＝ Ｃｘｔ−Ｐ＋［ＳＰＡ＋２ｚ））＋Ｐｚ（ＳＰＡｔｚｚ
ｌ−−−（３） Ａ２□（ｘ、）＝ （ｘｔ　−Ｐ＋（Ｓ　ＰＡｚｔｉｌ）＋ＰｉｆＳＰＡｍ
）−一−（４） として求める。以下同様に、同−Ａ／Ｄ変換ユニットの
その池のアナログ入力に対し、設定されている対応する
メンバシップ画数対応のファジィグレード数変換を行な
い、それぞれ２ボ一トＲＡＭ（５７）上の所定のエリア
（５７ｂ）に変換結果を書込む。　なお、各アナログ入
力対応、メンバシップ画数の定義エリア（５７ａ）は固
定領域として各定義の終りには、所定のマークを付して
定義域の終了をμ−Ｐ　（５２）に知らせる。

以上の変換動作はＡ／Ｄ変換ユニット（５０）によりサ
イクリックに実行されるが、Ａ／Ｄ変換ユニット（５０
）が複数ある場合には、各変換装置ごとに非同期に、か
つ並行に上記変換動作が行なわれる。

次に、第４図のフローＢの動作について説明する。　　
コントローラユニット（４０）はステップ（３００）で
起動され、ステップ（３０１）で複数組準備されたファ
ジィルール（以下、ルールと記す）のルールセットのう
ちのいずれかが選択されると、ＰＣ−ＣＰＵ　（４１）
　はステップ（３０２）　でＡ／Ｄ変換ユニット（５ｏ
）の２ポートＲ、ＡＭ（５７）に格納されている第１の
ファジィグレード数ＡＩＪ（ｉ＝ｌ−ｎ、ｊ＝ｌ−ｍ）
をｐｃ−ＣＰＵ　（４１）の内部メモリに転送する。次
にステップ（３０３）　でＰｃ−ＣＰＵ　（４１）　は
上記第１のファジィグレード数ＡＩＪに対してファジィ
演算処理命令、即ちファジィ推論を実行する。

ファジィ推論の詳細は後述するが、第６図に示したシー
ケンスラダー回路における命令（１０２）〜（１０５）
が順番に実行され、第２のファジィグレードｇｔＡｒ　
　（ｉ　＝１−ｎ）が出方される。次にＰＣ−ＣＰＵ　
（４１）はステップ（３ｏ４）で上記第２のファジィグ
レード数ＡＩを人出カバス（４４）を介してＤ／Ａ変換
ユニット（６０）のＩ／Ｆ部（６６）の２ボ一トＲＡＭ
　（６７）おける所定のエリアへ転送し、ステップ（３
０５）でこのフローＢを終了する。し、かじ、このフロ
ーＢはＰＣ−ＣＰＵ　（４１）でサイクリックに実行さ
れるアプリケーションプログラムの一部であり、サイク
リックに実行される。以下に、このフローＢにおける主
要ステップについて詳述する。

第６図は第１２図に示すルールをＰＣ−ＣＰＵ（４１）
にて実行させるシーケンスラダー回路図であり、メモリ
部（４２）に記憶されているアブノケーションブログラ
ムの一部である。命令（１０１）〜（１０６）は第１２
図に示すルールセットＲ３〜Ｒ０の遂行ルーチンに対応
する。論理接点としてのリレーＭ１゜（１１０）はこの
ルールセット全体の実行／不実行を制御する条件接点と
なり、図示しないアプリケーションプログラム部でオン
／オフされる。命令（１０７）〜（１０９）は、第１２
図に示すルールに相当する図示しない別のルールセット
に対応するものであり、これもル−Ｍ＋＋（１１１）に
より、このルールセット全体の実行／不実行が制御され
る。

以下、リレーＭｈｏ（１１０）により制御されるルール
セット（１０１：ｌ〜（１０６）の働きを従来例と対比
して説明する。

命令（１０１）はステップ（３０２）にて実行されるＰ
Ｃ−ＣＰＵ　（４１）のデータ転送命令であり、Ａ／Ｄ
変換ユニット（５ｏ）における１７１部（５６）の２ボ
一トＲＡＭ（５７）の任意のデータエリアからＰＣ−Ｃ
ＰＵ　（４１）の任意のデータエリア（本例ではデータ
レジスタ）に任意のワード数のデータを一括転送する命
令である。

即ち、アナログ入力対応のファジィ変換グレード数（第
１のファジィグレード数）Ａ、（ｘｌ）、Ａ２、（ｘ２
）−・−Ａｌｌｌ（ＸＩ　）、Ａｌ２（Ｘ２）、△２□
（Ｘ２）・・・Ａｎｚ（ｘ２）が格納されてぃ６Ａ／Ｄ
変換−’−−−ット（５０）　（７）　２　ホー　トＲ
Ａ　Ｍ（５７）の番地（その格納番地はユーザにとって
既知である）からユーザアプリケーションの指定するデ
ータレジスタに１＝１で２ｎ個のワードデータを一括転
送する。ここで、 ＦＲＯＭ　：任意のユニット（装置）がらＰｃ−ＣＰＵ
（４１）への−括転送命令（既存のシーケンス応用命令
） ＨＩＯ：転送先ユニットが挿入されているアドレス（Ｈ
は１６進定数を表わす記号） Ｋｍｉ：転送元ユニット内２ボー１−ＲＡＭ上のアドレ
スであり、本例ではＡ／Ｄ変換ユニット内の２ボー１−
ＲＡＭ　（５７）上のアドレス（Ｋは１０進定数を表わ
す記号） Ｄｌｌ：転送先先頭デバイス に２ｎ：転送ワード数２ｎ（ＫはｌＯ進進数数意味する
記号） 上記命令をＰＣ−ＣＰＵ　（４１）が実行することによ
り、Ｄｌ、にはＡ１１（ｘｌ）の値が、Ｄｌ２にはＡｚ
＋　（ｘ　＋）　、　Ｄ　Ｉ６＋ｎにはＡ、１（ｘ、）
　・−−ＤＩｌ＊ａにはＡ　Ｉ２　（Ｘ　＋　）　＋　
　Ｄ　Ｉ！４ｎにはＡ　＊ｚ　（ｘ　ｚ）・・・Ｄ　ｌ
ｏ＋２６にはＡｎｚ（ｘ、）の値が納まる。

命令（１０２）はステップ（３０３）にて実行されるフ
ァジィＡＮＤ命令であり、既存のＡＮＤ命令との区別は
記号〜の有無により判別される。

すなわち、ファジィＡＮＤ命令は“〜ＡＮＤ“で示され
、この命令の処理ルーチンはＰＣ−ＣＰＵ（４１）の内
部メモリ（４３）のファジィ推論命令の実行処理部（４
３ｂ）に格納されている。この命令は続（３アドレスの
ラードリソース間で次のファジィ演算を行なう。即ち、 〜ＡＮＤ　　Ｓ、　　Ｓ２　　Ｓ３　　においては、Ｍ
Ｌ　ｎ　　（Ｓ、　　、　　Ｓｓ　　）　　−Ｓ３即ち
、命令（１０２）では、Ｄ　＋＋の内容と、Ｄｌ、ｌｌ
の内容が比較され、本実施例においては、Ａ（ｘｌ）と
Ａ＋＊（Ｘ２）の値との最小値演算が行なわれ、その小
さい方がＤ　１１＊２ｎに第２のファジィグレード数Ａ
１として格納される。以下、同様にステップ（３０３）
で命令（１０３）　〜（１０５）が実行される。即ち、 命令（１０３）においてはＤ　Ｉ２の内容とＤｌ２．、
。

の内容即ちＡ２＋（ＸＩ）とＡｚｚ（ｘ２）の値との最
小値演算が行なわれ、その小さい方がＡ２としてＤ　１
１４□に格納され、 命令（１０４）においては、Ｄ、。０．の内容とり、。

＋２１の内容即ちＡ＋＋（ｘ）とＡ、２（ｘ、）の値と
の最小値／演算が行なわれ、その小さい方がＤ　Ｉｏ＊
ｓＩにＡＩとして格納される。

命令＜１０５）では、Ｄ、。、。の内容とり、。ヤ２゜
内容、即ちＡ′。、（ｘ、）とＡ。−（ｘ２）の最小値
演算が行なわれ、Ｄ＋ｏ＊ｓｎに、Ａ、とじて格納され
る。

命令（１０６）はステップ（３０４）で実行されるＰＣ
−ＣＰＵ　（４１）のデータ転送命令である。命令（１
０１）におけるＦＲＯＭ命令との違いは転送方向が逆で
あること、即ちＰＣ−ＣＰＵ（４１）の任意のデータエ
リア（本例ではデータレジスタ）から任意のユニットの
２ボートエリアへの一括転送である。命令（１０６）に
おいて、Ｔｏ　：　ＰＣ−ＣＰＵ　（４１）から任意の
ユニット（装置）への−括転送命令。これは既存のシー
ケンス応用命令であり、この処理ルーチンはマイクロプ
ログラム（４３ａ）に格納されている。

Ｈ２Ｏ：転送先ユニットが挿入されているアドレスであ
り、本例ではＤ／Ａ変換ユニットアドレス（Ｈは１６進
表記を示す） Ｋｍ２　　：転送先ユニット内２ボートＲＡＭ上アドレ
スであり、本例ではＤ／Ａ変換ユニット内の２ボ一トＲ
ＡＭ上アドレス値ｍ２　　（ＫはｌＯ進進数数表わす記
１号） ＤＩＩ１２ｎ：転送元デバイスの先頭デバイスＫｎ二転
送ワード数 即ち、命令（１０６）ではファジィ演算結果が格納され
ている、Ｄ　Ｉ＋＋２ｆｉ〜Ｄ　ｌｏ＊ｓ、、のＡ１−
Ａ１のｎ個のワードデータがＤ／Ａ変換ユニット（６０
）の２ボ一トＲＡＭ　（６７）のアドレスｍ２以降のエ
リア（６７ｂ）に格納される。

次に、第４図のフローＣの動作について説明する。Ｄ／
Ａ変換ユニット（６０）はステップ（４００）で起動さ
れ、ステップ（４０１）で初期設定（ｎ＝１）される。

μ−Ｐ　（６２）はステップ（４０２）〜（４０５）か
らなるループにて、前記フローＢにおけるステップ（３
０４）でコントローラユニット　（４０）のＰＣ−ＣＰ
Ｕ　（４１）により転送されて格納されている第２のフ
ァジィグレード数Ａ＋　　（ｉ＝ｌ−ｎ）および予め格
納されであるファジィ出力口数Ｂ、（ｉ＝１〜ｎ）を２
ボ一トＲＡＭ　（６７）からそれぞれ順番に読み出して
　含意演算Ａ、○Ｂ＋（ｉ＝ｌ〜ｎ）を実行し、各々の
演算結果であるファジィ集合についてファジィ出力画数
３１と同じ（，３点で定義された定義様式のファジィ結
果画数Ｃ，（ｉ＝１〜ｎ）を作成する。次に、ステップ
（４０６）で上記ファジィ結果的数Ｃ１で定まる図形の
面積Ｓおよその重心位この横軸（ｙ軸）成分１．をファ
ジィ結果画数Ｃ１の各々について求め、各図形を重ね合
わせた合成ファジィ集合の面積中心を演算し、そのｙ軸
値（％表示）を上記合成ファジィ集合のデファジイ化さ
れたデファジイ値とする。

次に、ステップ（４０７）で、上記デファジイ値をＤ／
Ａ変換して、出力ｙとして出力し、ステップ（４０８）
でこのフローＣを終了する。このフロー〇も上記フロー
八で示したＡ／Ｄ変換ユニット（５０）、フローＢで示
したコントローラユニット（４０）の動作と同様にサイ
クリックに、かつ、独立に実行されるものであり、各フ
ロー間のデータの授受はコントローラユニット（４０）
におけるＰＣ−ＣＰＵ　（４１）がＡ／Ｄ変換ユニット
（５０）およびＤ／Ａ変換ユニット（６０）の２ボート
ＲＡ′ｖＴ（５７）、（６７）をアクセスしてデータ転
送することにより行なわれる。以下において、フロー〇
の主要ステップの動作を詳述する。

第３図において、Ｄ／Ａ変換ユニット（６０）は、以下
の動作によりデファジイ変換を行なう。

なお、ファジィ出力画数は、各３点の定義点で指定され
ており、これは、２ボ一トＲＡＭ（６７）上の所定のエ
リアに定まった順序で書込まれている。

ステップ（４０３）でμ−Ｐ　（６２）は第２のファジ
ィグレード数Ａ、（ｉ＝１−ｎ）の各々に対して、含意
演算ＡｔＣｌ＋（各ファジィ出力画数数Ｂ　＋　　（ｉ
　＝　ｌ　−ｎ　）について、その縦軸方向の値を上記
第２のファジィグレード数Ａ、の比率で減少させる）を
実行し、その結果得られる３点で決まる３角形又は３点
と縦軸で決まる台形の面積Ｓ、および面積中心座標！　
　（横軸のみ）を求める。

次にステップ（４０６）で、上記面積中心座標１、（ｉ
＝１〜ｎ）の全てについて、各図形の面積Ｓ、の大きさ
にて重み付けすることにより、重ね合わせて合成し、こ
の合成結果である合成ファジィ集合の面積中心の横軸座
標値、即ち、デファジイ化によるデファジイ値を求める
。

第７図はファジィ出力画数が３角形となる場合の計算方
法を示す説明図であり、上記３角形が３点（１，，０）
、（１２、ｈ）　、（ｌｉ　、　Ｏ）より成るとすれば
　面積中心の 位置ｘ＝ｔ／３　（ｔ、＋ｔ２＋１．）（５）面積Ｓ＝
１／２　（ｉｓ−１，）ｈ　　　（６）が得られる。

第８図はファジィ出力画数が台形を成す場合の計算方法
を示す説明図であり、３点（０、ｈ）、（Ｐ２　、ｈ）
−（Ｐ３　、Ｏ）と原点（０，０）より成る場合は点（
１２，ｈ〕と原点（０，０）を含む矩形と点（ｌｚ、ｈ
）、（１３，０）を含む３角形に分割し、矩形の 面積５１＝ｌｚｈ 面積中心ｘ１＝１□／２ 三角形の 面積Ｓ、＝　　１／２　（１−１，）ｈ面積中心Ｘ　＋
　＝　１　／　３　（２１２＋　ｌ　ｓ　）を求め、上
記台形の面積Ｓは上記面積Ｓ０．Ｓ２を加算して求め、
面積中心Ｘは上記面積中心ｌ１２にそれぞれの面積Ｓ、
、ｓ、の大きさを重み付けして求めることにより 面積中心位置Ｘ＝ 面積Ｓ＝１／２ｈ　（１２＋１３　）　　　　（８）が
得られる。第５図Ｃに示す本例においては、ファジィ出
力画数Ｂｌは台形を成すから、後宮の計算式（７）、（
８）が採用される。即ち、ｈ＝Ａ １２　＝Ｐ　ｌ　　（ＳＰ　Ｂ＋□） １、　　＝Ｐ、　　　（ＳＰＢＩコ） を（７）式、（８）式に代入し、面積中心位置および面
積が求まる。

ファジィ出力的数Ｂ２は第４図Ｃに示す如く３角形を成
すか・ら、前者の計算式（５）、（６）が採用され、 ｈ＝Ａｘ １　＋　＝Ｐ　＋　　（Ｓ　Ｐ　Ｂ２１）＋２　＝ＰＩ
　　（ＳＰＢｚｚ） ｒ、＝ｐ、（ｓｐＢ＋３） が前式（５）、（６）に代入され、面積および面積中心
位置が求まる。

次に、以上にて求めた面積中心位置を座標値、面積の値
をその大きさとするモーメントの合成値を第９図により
求める。即ち、元の面積と面積中心位置をそれぞれ（Ｓ
、、１．）、（Ｓ！、１２）とすれば 合成面積Ｓ　＝　Ｓ　＋　十Ｓ　ｔ　　　　　　　　（
１０）従って本例においては、前に求めた Ａ１０Ｂ、　および　Ａ２０Ｂ２ の各中心位置、面積を上記（９）、（１０）式に代入し
、新たな、中心位置、面積を求める。

以下、同様・な手段により Ａ、○Ｂ、　（ｉ＝３〜ｎ） を求め、これらのすべての合成中心位置を求める。

これは横軸に対する％出力となっているから、これを通
常の手段によりＤ／Ａ変換し、出力ｙとして出力する。

　即ち、μ−Ｐ　（６２）は上記合成中心位置（合成フ
ァジィ集合をデファジイ化した値）であるＤ／Ａ出力値
を、Ｄ／Ａボート（６２ａ）に出力し、一方ＤＥＣ（６
８）の出力により活状態と成っているサンプルホルダ（
６４）の一つにて、上記Ａ／Ｄボート（６２ａ）の出力
をホールドし、アンプ（６３）にて低インピーダンス化
してアナログ信号出力端子（６１）へアナログ信号とし
て出力する。

以上のように、ファジィ入力メンバシップ画数による入
力変換動作、メインシーケンサＣＰＵによるファジィ推
論、およびファジィ出力メンバシップ画数の面積中心の
計算とその合算が、それぞれ独立に並行、処理されるこ
とにより、本来のシーケンス制御動作にファジィ推論処
置を追加する丈で、同−ＣＰＣＩにてファジィ制御を一
般のＰＣの制ｉｌ１機能としてサイクリックに実行する
ことが可能となった。また、上記の如く、ファジィ／デ
ファジイ変換動作を並行処理させることによる時間的余
裕を利用してテーブル参照方式ではなく、３点程度の定
義座標値に基づく数値演算によるファジィ変換／デファ
ジイ変換を可能とした。さらに、ファジィ制御とシーケ
ンス制御をＰＣ内にて１つに融合したため、より複雑な
総合制御を可能にした。

第１図における周辺装置（９０）は従来のシーケンス命
令に加えてファジィ推論命令としてのファジィ演算処理
命令を含むアプリケーションプログラムを作成し、コン
トローラユニット（４０）における回線制御部（４５）
、ＰＣ−ＣＰＵ　（４Ｌ）を経由してアプリケーション
メモリ部（４２）へ書込み、もしくは変更を実行すると
共に、３点で定義された定義様式のメンバシップ画数お
よびファジィ出力画数をも作成して、それぞれＡ／Ｄ変
換ユニット（５０）およびＤ／Ａ変換ユニット（６０）
の２ボー）ＲＡＭ　（５７）、（６７）へ書込み、変更
を実行する。さらに１周辺装置（９０）は上記とは逆に
、上記アプリケーションメモリ部（４２）や、２ボート
ＲＡＭ　（５６）、　（６７）に記憶されているもの、
およびＰＣ−ＣＰＵ（４１）およびμ−Ｐ　（５２）（
６２）の実行結果について、例えばメンバシップＩｌｌ
　Ｈ２、ファジィ出力画数、ファジィ結果画数について
は定義された３点、第１および第２のファジィグレード
数。

および合成ファジィ集合のデファジイ値等を読み出して
デイスプレィ上に表示する。この際、上記各画数につい
ては図形として再現される。即ち、周辺装置（９０）は
ファジィモニタ装置として機能する。この機能は周辺装
！（９０）にファジィ制御モニタ用プログラムを追加し
、周辺装置（９０）が備えるＣＰＵ　（図示せず）にて
実行することにより、容易に実現される。

第１０図は、ネットワーク接続ユニット（９１）を備え
た１台のファジィ制御モニタ装置としての周辺装置（９
０）が上記ネットワークを介して複数台のＣＰＵ　（４
０Ａ）と接続された回路を示すブロック図である。第１
Ｏ図において、１台の周辺装置（９０）は、複数台のＰ
Ｃについてそれ等のファジィ制御状況をデイスプレィ上
に再現する。

上記実施例においては、ＰＣ−ＣＰＵ　（４１）で実行
されるシーケンス命令として、ファジィ推論命令を付加
することにより、通常のシーケンス制御用各種レジスタ
にセットされたファジィグレード放間で実行するファジ
ィ推論として、最小値演算（ファジィＡＮＤ）の実行例
を示したが、ファジィ推論として、上記最小値演算に限
定されるものではなく、最大値演算（ファジィＯＲ）の
ほか、ｍ　ｘ　ｎマトリックス演算、最大値／最小値演
算の組み合わせ等の２項演算をも実行し、がっ、シーケ
ンスプログラム上の表現形式、実行形式を有する。

また、上記実施例においては、含意演算“ＡＣ３”はＤ
／Ａ変換部（６ｏ）にて実行した。すなわち、ファジィ
出力的数Ｂの定義する３点の座標値はＤ／Ａ変換部（６
０）のメモリ部（２ボ一トＲＡＭ　（６７））に記憶さ
れており、上記含意演算″’ＡＯＢ”はμｍＰ　（６２
）にて実行された。

しかし上記含意演算については、他のファジィ演算と同
様にＣＰＵ部（４０）にて実行されても良く、この場合
には、上記ファジィ出力的数Ｂはメモリ部（４２）に記
憶させておく。

なお、上記実施例ではＡ／Ｄ変換ユニット（５０）とＤ
／Ａ変換ユニット（６０）がそれぞれ別々の構成の場合
について記したが、Ａ／Ｄ、Ｄ／Ａ変換部が、１つのマ
イクロプロセッサにて作動するＡ／Ｄ合体形の場合にお
いても同様の効果が得られる。

さらに、上記実施例では、ファジィ演算をＰＣ−ＣＰＵ
　（４１）にて実施したが、新たに追加したファジィ演
算の機能を抽出し、第２のＣＰＵを追加して実施しても
良く、もしくは新たに設ける専用ユニットで実施しても
良い。

なお、上記実施例で示すメンバシップ函数の定義方式は
そのままとし、すべての制御をシーケンサＣＰＵにて実
施することも可能である。この場合はパイプライン方式
による高速化は犠牲になるが、ファジィ変換、デファジ
イ変換において、テーブルルックアップ方式の如き多量
のメモリを要しない点にメリットがある。

また、上記実施例ではメンバシップ口数、ファジィ出力
１１ｆｉ等の画数定義に３点方式を採用したが、上記山
数定義は３点方式に限定されるものではなく、３点以上
で定義しても良い。

なお、上記実施例ではファジィ推論ルールの切換に際し
、第６図に示す如く、Ｍ、。（１１０）　。

Ｍ、、　（ｌ　ｌ　１）のごとき論理接点としてのリレ
ー接点を切換λることにより、全体のルール（１０１）
〜（ｌｏ６）を（１０７）〜（１０９）へ切換えたが、
図示しないＭＩｏ、Ｍ　＋　＋のリレーコイルの制御に
よっても簡単に行なえる。

さらに、上記実施例では、Ａ／Ｄ変換ユニット（５０）
とＤ／Ａ変換ユニット（６０）がそれぞれ別々の構成の
場合について記したが、Ａ／Ｄ、Ｄ／Ａ変換部が、１つ
のマイクロプロセッサにて作動するＡ／Ｄ合体形の場合
においても同様の効果が得られる。

［発明の効果１ 以上のように、第１の発明によれば、Ａ／Ｄ変換された
デジタルデータを複数点からなる定義様式で定義された
ファジィメンバシップ函数を用いて第１のファジィグレ
ード数に変換した後、ファジィ演算処理命令を実行して
第２のファジィグレード数を求め、上記第２のファジィ
グレード数に対し、複数点からなる定義様式で定義され
たファジィ出力函数を用いてファジィ集合を演算後デフ
ァジイ化するようにしたので、ファジィメンバシップ函
数およびファジィ出力函数を記憶するために比較的小さ
なメモリ領域を要求するファジィ制御機能付プログラマ
ブルコントローラのファジィ制御方法が得られる効果が
ある。

また、第２の発明によれば、ファジィメンバシップ函数
により第１のファジィグレード数を演算するＡ／Ｄ変換
部、上記第１のファジィグレード数に対するファジィ演
算処理命令を実行する０２６部、および合成ファジィ集
合のデファジイ化を行なうＤ／Ａ変換部のそれぞれ独立
に並行して動作し、かつ、上記ファジィメンバシップ函
数、ファジィ出力函数およびファジィ結果函数の少なく
とも一つを複数点からなる定義様式で定義したので、上
記ＣＰＵ部における処理負担が少なく、本来のシーケン
ス命令とファジィ演算処理命令を両立させて効率的に実
行できると共に、上記函数を記憶するメモリ領域が比較
的小さくて済むものが得られる効果がある。

また、第３の発明によれば、ファジィ制御機能付プログ
ラマブルコントローラにおける複数点からなる定義様式
で定義されたファジィメンバシップ函数、ファジィ出力
函数およびファジィ結果函数の少なくともいずれか、お
よび上記各函数で演算された第１および第２のファジィ
グレード数、および合成ファジィ集合の少なくともいず
れかからなるファジィ制御情報をファジィ制御モニタ装
置でモニタするようにしたので、ファジィ制御の状況を
再現して観察できる効果がある。

また、第４の発明においては、複数台のファジィ制御機
能付プログラマブルコントローラにおけるファジィ制御
情報をネットワークを介してファジィ制御モニタ装置で
モニタするようにしたので１台のファジィ制御モニタ装
置で複数台のファジィ制御機能付プログラマブルコント
ローラのファジィ制御の状況を再現して観察できる効果
がある。

また、第５の発明によれば、ＣＰＵ部にファジィルール
をアプリケーションプログラム上に設定するファジィル
ール設定手段と、上記アプリケーションプログラム上の
任意の論理接点により上記ファジィルールを選択実行す
るファジィルール選択手段とを備えたので、ファジィ演
算処理命令を効率的に実行できるものが得られる効果が
ある。

また、第６の発明によれば、ＣＰＵ部にファジィ演算命
令を実行する第１のＣＰＵと、ファジィ演算命令を除く
シーケンス命令を実行する第２のＣＰＵとを備えたので
、ファジィ演算処理命令を高速に実行できるものが得ら
れる効果がある。

また、第７の発明によれば、ファジィ結果函数で定まる
図形の面積を大きさとし、上記面積の中心を座標値とす
るモーメントの合成演算により、複数のファジィ結果函
数から合成ファジィ集合を得るデファジイ化実行手段を
備えたので、上記合成ファジィ集合の演算を高速に実行
できるものが得られる効果がある。

【図面の簡単な説明】

第１図は第１および第３の発明の一実施例によるファジ
ィ制御機能付プログラマブルコントローラを示すブロッ
ク図、第２図は第１図に示したＡ／Ｄ変換ユニットの詳
細を示すブロック図、第３図は第１図に示したＤ／Ａ変
換ユニットの詳細を示すブロック図、第４図は第１図に
示したファジィ制御機能付プログラマブルコントローラ
のファジィ制御を示したフロー図、第５図ａ、ｂは第２
図に示したＡ／Ｄ変換ユニットにおける第１のファジィ
グレード数演算の説明図、第５図Ｃは第３図に示したＤ
／Ａ変換ユニットにおける含ｔ、　ｉＭ算の説明図、第
６図はファジィ演算処理命令を行なうアプリケーション
プログラム例を示すラダー回路図、第７図〜第９図はデ
ファジイ変換の計算方法の説明図、第１Ｏ図はネットワ
ークを介したモニタ方法を示す図、第１１図は従来のフ
ァジィ制（Ｉ’ｄ　％’ｉ　Ｂを示すブロック図、第１
２図はファジィルールを示す図、第１３図は従来のファ
ジィ制御装置のファジィグレード数演算および含意演算
の説明図、第１４図は従来のファジィ制御を示したフロ
ー図である。 図において、（４０）はコントローラユニット、（４１
）はｐｃ−ｃｐｕ、（４２）はアプリケーションプログ
ラムメモリ、（４３）は内部メモリ、（４３ａ）はシー
ケンス命令の実行処理部、（４３ｂ）はファジィ演算処
理命令の実行処理部、（４４）は入出力バス、（４５）
は回線制御部、（５０）はＡ／Ｄ変換ユニット、（５１
）はアナログ信号入力端子、（５２）はマイクロプロセ
ッサ、（５３）はアナログスイッチ、（５４）はサンプ
ルホルダ、（５５）は内蔵ＲＯＭ／ＲＡＭ、（５５ａ）
はＡ／Ｄ変換対応マイクロプログラム。 （５５ｂ）はファジィ変換対応マイクロプログラム、（
５６）はインターフェイス部、（５７）は２ボー１−Ｒ
ＡＭ、（６０）はＤ／Ａ変換ユニット。 （６１）はアナログ信号出力端子、（６２）はマイクロ
プロセッサ、（６３）は出力アンプ、（６４）はサンプ
ルホルダ、（６５）は内蔵ＲＯＭ　／ＲＡ　ｈｌ、（６
５ａ）はＤ／Ａ変換対応マイクロプログラム、（６５ｂ
）デファジイ変換対応マイクロプログラム、（６６）は
インターフェイス部、（６７）ば２ボ一トＲＡＭ、（９
０）はファジィ制御モニタ装置としての周辺装置を示す
。 なを、図中、同一符合は同一、または相当部分を示す。

Claims (7)

【特許請求の範囲】
1. （１）入力されたアナログデータをデジタルデータに変
   換する段階と、複数点からなる定義様式で定義されたフ
   ァジィメンバシップ函数を用いて第１のファジィグレー
   ド数に変換する段階と、上記第１のファジィグレード数
   に対してシーケンス命令としてのファジィ演算処理命令
   を実行する段階と、上記ファジィ演算処理命令の実行結
   果である第２のファジィグレード数に対し、複数点から
   なる定義様式で定義されたファジィ出力函数を用いてフ
   ァジィ集合を演算する段階と、上記ファジィ集合をデフ
   ァジイ化し、アナログデータに変換して出力する段階と
   からなるファジィ制御機能付プログラマブルコントロー
   ラのファジィ制御方法。
2. （２）入力されたアナログデータをデジタルデータに変
   換するＡ／Ｄ変換部と、シーケンス命令を実行するＣＰ
   Ｕ部と、デジタルデータをアナログデータに変換して出
   力するＤ／Ａ変換部とを備え、上記Ａ／Ｄ変換部はファ
   ジィメンバシップ函数を記憶するファジィメンバシップ
   函数記憶手段と、上記デジタルデータに対し、上記ファ
   ジィメンバシップ函数を用いて第１のファジィグレード
   数を演算するファジィグレード演算手段とを有し、上記
   ＣＰＵ部は上記ファジィグレード数を入力し、上記シー
   ケンス命令としてのファジィ演算処理命令を実行して第
   ２のファジィグレード数を出力するファジィ演算処理命
   令実行手段を有し、上記ＣＰＵ部およびＤ／Ａ変換部の
   いずれかはファジィ出力函数を記憶するファジィ出力函
   数記憶手段と、上記第２のファジィグレード数に対し、
   上記ファジィ出力函数を用いてファジィ集合を演算し、
   ファジィ結果函数として出力するファジィ結果函数演算
   手段とを有し、上記Ｄ／Ａ変換部は上記ファジィ結果函
   数の複数個を合成し、合成して得られた合成ファジィ集
   合をデファジイ化するデファジイ化実行手段を有し、上
   記ファジィメンバシップ函数、ファジィ出力函数および
   ファジィ結果函数の少なくとも一つは複数点からなる定
   義様式で定義されていることを特徴とするファジィ制御
   機能付プログラマブルコントローラ。
3. （３）ファジィ制御機能付プログラマブルコントローラ
   における複数点からなる定義様式で定義されたファジィ
   メンバシップ函数、ファジィ出力函数およびファジィ結
   果函数の少なくともいずれか、および上記各函数で演算
   された第１および第２のファジィグレード数、および合
   成ファジィ集合の少なくともいずれかをからなるファジ
   ィ制御情報をファジィ制御モニタ装置でモニタすること
   を特徴とするファジィ制御のモニタ方法。
4. （４）複数台のファジィ制御機能付プログラマブルコン
   トローラのファジィ制御情報をネットワークを介して１
   台のファジィ制御モニタ装置でモニタすることを特徴と
   するファジィ制御モニタ方法。
5. （５）ＣＰＵ部はファジィルールをアプリケーションプ
   ログラム上に設定するファジィルール設定手段と、上記
   アプリケーションプログラム上の任意の論理接点により
   選択実行するファジィルール選択手段とを有することを
   特徴とする請求項（２）記載のファジィ制御機能付プロ
   グラマブルコントローラ。
6. （６）ＣＰＵ部はファジィ演算命令を実行する第１のＣ
   ＰＵと、ファジィ演算命令を除くシーケンス命令を実行
   する第２のＣＰＵとを備えることを特徴とする請求項（
   ２）記載のファジィ制御機能付プログラマブルコントロ
   ーラ。
7. （７）Ｄ／Ａ変換部のデファジイ化実行手段は合成ファ
   ジィ集合のデファジイ化の実行に先立ち、各ファジィ結
   果函数で定まる図形の面積を大きさとし、上記面積の中
   心を座標値とするモーメントの合成演算により上記合成
   ファジィ集合を得ることを特徴とする請求項（２）記載
   のファジィ制御機能付プログラマブルコントローラ。