JPH02236642A - プロセッサ集積回路装置のテスト装置 - Google Patents
プロセッサ集積回路装置のテスト装置Info
- Publication number
- JPH02236642A JPH02236642A JP1058198A JP5819889A JPH02236642A JP H02236642 A JPH02236642 A JP H02236642A JP 1058198 A JP1058198 A JP 1058198A JP 5819889 A JP5819889 A JP 5819889A JP H02236642 A JPH02236642 A JP H02236642A
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- Japan
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- bus
- signal
- output
- buffer
- test
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- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ｌチップのマイクロコンピュータやディジタ
ル・シグナル・プロセッサ（以下、ＤＳＰという）等の
プロセッサ集積回路装置に関する。
ル・シグナル・プロセッサ（以下、ＤＳＰという）等の
プロセッサ集積回路装置に関する。
［従来の技術］
従来、１チップのマイクロコンピュータやＤＳＰのよう
に、命令データ及び演算データを記憶するための読み出
し専用メモリ（以下、ＲＯＭという。）を内蔵したプロ
セッサ集積回路においては、外郎端子数の制限により、
アドレスバスとデータバスが該集積回路の外郎接続端子
に接続されず、外郎よりアドレスバス及びデータパスに
対して人出力することができない。このようなプロセッ
サ集積回路は、例えばセンサ等の周辺装置と交信を行う
ためのシリアルボートや、他のプロセッサと交信を行う
ためのパラレルボートを外郎端子として有し、該プロセ
ッサの動作を制御するプログラムの命令データや演算デ
ータが一般に内蔵のＲＯＭ内に格納されている。
に、命令データ及び演算データを記憶するための読み出
し専用メモリ（以下、ＲＯＭという。）を内蔵したプロ
セッサ集積回路においては、外郎端子数の制限により、
アドレスバスとデータバスが該集積回路の外郎接続端子
に接続されず、外郎よりアドレスバス及びデータパスに
対して人出力することができない。このようなプロセッ
サ集積回路は、例えばセンサ等の周辺装置と交信を行う
ためのシリアルボートや、他のプロセッサと交信を行う
ためのパラレルボートを外郎端子として有し、該プロセ
ッサの動作を制御するプログラムの命令データや演算デ
ータが一般に内蔵のＲＯＭ内に格納されている。
上記プロセッサ集積回路のチップの試験を行う方法とし
て、以下の２つの方法が考えられる。
て、以下の２つの方法が考えられる。
（１）実際の使用に近い外部信号を作成し、上記ＲＯＭ
に記憶されたアプリケーション・プログラムを実行させ
て試験を行う。例えばセンサからの信号をデータ処理す
るプロセッサ集積回路であれば、該センサから実際に出
力される信号を疑似的に作成して該プロセッサ集積回路
に入力して、データ処理を行わせて、所定のデータ処理
を行うか否かを監視して試験を行う。
に記憶されたアプリケーション・プログラムを実行させ
て試験を行う。例えばセンサからの信号をデータ処理す
るプロセッサ集積回路であれば、該センサから実際に出
力される信号を疑似的に作成して該プロセッサ集積回路
に入力して、データ処理を行わせて、所定のデータ処理
を行うか否かを監視して試験を行う。
（２）上記内蔵ＲＯＭの空きエリアに、試験用のブログ
ラムを予め書き込んでおき、該試験用プログラムを実行
させて試験を行う。
ラムを予め書き込んでおき、該試験用プログラムを実行
させて試験を行う。
［発明が解決しようとする課題］
ところがＤＳＰのように、内部に多数のバスを持ち、ま
た内部ＲＯＭ，ＲＡＭで動作するため、これらのバスが
外部に出力されないＬＳＩでは、通常の状態でテストす
ることはきわめて困難である。そこでテストモードを設
け、このテストモードに切換えることによりＤＳＰのテ
ストを行う。
た内部ＲＯＭ，ＲＡＭで動作するため、これらのバスが
外部に出力されないＬＳＩでは、通常の状態でテストす
ることはきわめて困難である。そこでテストモードを設
け、このテストモードに切換えることによりＤＳＰのテ
ストを行う。
このとき、データパス、アドレスバスを出力しただけで
は、データアドレスとインストラクションアドレスが分
離されているＤＳｐについては、データアドレスを設定
する信号の状態とインストラクションを設定する信号の
両者を見ることができず、テストとしては不完全である
という問題がある。
は、データアドレスとインストラクションアドレスが分
離されているＤＳｐについては、データアドレスを設定
する信号の状態とインストラクションを設定する信号の
両者を見ることができず、テストとしては不完全である
という問題がある。
この発明の目的は上述のＤＳＰのように、複数のバスが
分離して設けられている場合においても、所要の回路部
分の動作テストを行ない、各バスに生じる信号を観測で
きるテスト装置を掛供することにある。
分離して設けられている場合においても、所要の回路部
分の動作テストを行ない、各バスに生じる信号を観測で
きるテスト装置を掛供することにある。
［課題を解決する手段］
この発明のプロセッサ集積回路装置のテスト装置はイン
ストラクションとデータのフエツヂが別のバスを介して
行なわれるディジタル信号処理装置に、テスト時におい
て、各バスの信号を共通の人出力ポートに導く回路を設
けたことを特徴とする。
ストラクションとデータのフエツヂが別のバスを介して
行なわれるディジタル信号処理装置に、テスト時におい
て、各バスの信号を共通の人出力ポートに導く回路を設
けたことを特徴とする。
［実施例コ
第１図に示したＤＳＰにおいては命令フェッチのための
アドレス生成部であるプログラム・カウンタ及び、その
ためのバス（ＰＣバス）２と、データ・フェッチのため
のアドレス生成部３及びそのためのバス（Ａ Ｄ Ｄ
Ｒバス）４が完全に分離している。
アドレス生成部であるプログラム・カウンタ及び、その
ためのバス（ＰＣバス）２と、データ・フェッチのため
のアドレス生成部３及びそのためのバス（Ａ Ｄ Ｄ
Ｒバス）４が完全に分離している。
第ｌ図に示した回路装置においては、ｔｅｓｔ信号がＬ
レベルでは通常動作モードであり、このｔｅｓｔ信号が
Ｈレベルになると該装置はテストモードとなる。またテ
ストモードにおいてｓｅｌｅｃｔ ｌ信号と、ｓｅｌｅ
ｃｔ ２信号ｌか０のどれであるかにしたがって、表１
に示すように、プログラムカウンタ、ＡＤＤＲバス、デ
ータ入力バスのいずれかを出力させるように選択する。
レベルでは通常動作モードであり、このｔｅｓｔ信号が
Ｈレベルになると該装置はテストモードとなる。またテ
ストモードにおいてｓｅｌｅｃｔ ｌ信号と、ｓｅｌｅ
ｃｔ ２信号ｌか０のどれであるかにしたがって、表１
に示すように、プログラムカウンタ、ＡＤＤＲバス、デ
ータ入力バスのいずれかを出力させるように選択する。
表１ ：ｓｅｌｅｃｔ １ ， ２とｃｌｋ＝ ’Ｈ’
時の出力との関係ファンクション回路５はテストモード
ではない通常の動作モードにおいて、Ｉ／Ｏセル６とＤ
ＳＰ処理部６との間での入出力信号を送受する。
時の出力との関係ファンクション回路５はテストモード
ではない通常の動作モードにおいて、Ｉ／Ｏセル６とＤ
ＳＰ処理部６との間での入出力信号を送受する。
１０ないし１９はそれぞれ３ステートバッファでありバ
ッファ１０は通常動作モード時にｔｅｓｔ信号によりフ
ァンクション回路５とＩ／Ｏセル６とをバッファ１１を
介して連結する。バッファｌ２はテストモード時にｔｅ
ｓｔ信号によりＩ／Ｏセル６とＰＣバス２とをバッファ
２０を介して連結する。
ッファ１０は通常動作モード時にｔｅｓｔ信号によりフ
ァンクション回路５とＩ／Ｏセル６とをバッファ１１を
介して連結する。バッファｌ２はテストモード時にｔｅ
ｓｔ信号によりＩ／Ｏセル６とＰＣバス２とをバッファ
２０を介して連結する。
バッファ１３と■４はテストモード時にＰＣバス２とバ
ッファ１１の人力側との間を連結する。バッファｌ５は
テストモード時でかつ選択モード！のときデータ入力バ
ス２１とバッファ１１の入力側との間を連結する。バッ
ファｌ６はテストモード時にＰＣバス２と命令デコーダ
３０とを連結する。
ッファ１１の人力側との間を連結する。バッファｌ５は
テストモード時でかつ選択モード！のときデータ入力バ
ス２１とバッファ１１の入力側との間を連結する。バッ
ファｌ６はテストモード時にＰＣバス２と命令デコーダ
３０とを連結する。
バッフｙｌ７はテストモード時にプログラカウンタｌと
ＰＣバス２とを連結する。
ＰＣバス２とを連結する。
バッファ１８は通常動作モード時にプログラカウンタ１
とＰＣバス２とを連結する。
とＰＣバス２とを連結する。
３１ないし３６はアンドゲート、３７はオアゲート、４
０ないし４３はインバータである。４５．４６はクロツ
ク制御回路で、入力された信号をクロツク信号ＣＬＫに
同期して出力する。４７はデータ出力バッファである。
０ないし４３はインバータである。４５．４６はクロツ
ク制御回路で、入力された信号をクロツク信号ＣＬＫに
同期して出力する。４７はデータ出力バッファである。
第１図の回路において、テスト信号ｔｅｓｔは１つのｔ
ｅｓｔ信号ピン（図示せず）を介して印加される。
ｅｓｔ信号ピン（図示せず）を介して印加される。
次に動作について説明する。
テストモード（ｔｅｓｔ信号＝’Ｈ’）では、クロツク
信号ｃｌｋ＝“■７゜時にアンドゲート３４か出力１を
生じ、バッファ１２がイネープルとなって、■／０セル
２のＩ／Ｏパッド５０への入力がバツファｌ２、ＰＣバ
ス２を通して命令デコーダ３０に送られ、従って外部か
ら与えた命令が実行される。
信号ｃｌｋ＝“■７゜時にアンドゲート３４か出力１を
生じ、バッファ１２がイネープルとなって、■／０セル
２のＩ／Ｏパッド５０への入力がバツファｌ２、ＰＣバ
ス２を通して命令デコーダ３０に送られ、従って外部か
ら与えた命令が実行される。
テストモードにおいて、ｓｅｌｅｃｔ １信号が゛Ｈ゛
、クロックｃｌｋ−’Ｈ’のときは、バツファｌ １，
１ ３．１５がイネーブルとなって、データ入力バス２
ｌの信号がバッファ１５，１３．１１を介してＩ／Ｏパ
ッド５０に出力される。
、クロックｃｌｋ−’Ｈ’のときは、バツファｌ １，
１ ３．１５がイネーブルとなって、データ入力バス２
ｌの信号がバッファ１５，１３．１１を介してＩ／Ｏパ
ッド５０に出力される。
またクロツクｃｌｋ信号が゛Ｈ’ ，ｓｅｌｅｃｔ １
信号が゛Ｌ゜のときは、バッファｌ ４，１ ３がイネ
ーブルとされバッファｌ５はデイスエープルとされ、Ｐ
Ｃバス２の信号がバッファｌ ４，１ ３を介して■／
０パッド５０に出力される。
信号が゛Ｌ゜のときは、バッファｌ ４，１ ３がイネ
ーブルとされバッファｌ５はデイスエープルとされ、Ｐ
Ｃバス２の信号がバッファｌ ４，１ ３を介して■／
０パッド５０に出力される。
さらにｔｅｓｔ信号が’Ｈ’、クロツクｃｌｋが“Ｈ゛
、Ｓｅｌｅｃｔ２信号が“Ｈ′、ｓｅｌｅｃｔ ｆ信号
が′Ｌ゜のときはアンドゲート３５がイネーブル、バツ
ファｌ９がイネーブルとなって、またバッファｌ４がイ
ネーブルとなって、ＡＤＤＲバス４の信号がバツファｌ
９、ＰＣバス２、バッファ１４，１３．１ １を介して
Ｉ／Ｏパッド５０に出力される。上記においてｓｅｌｅ
ｃｔ ２信号が゜Ｌ′となると、アンドゲート３５バッ
フ７１９はデイスエープル（不作動）となる一方、アン
ドゲート３６，バッファｌ７がそれぞれイネーブルとな
って、プログラカウンタ１の出力信号がラッチ４５を介
してＰＣバス２に印加され、さらにバッファ１４，１３
．１ １を介してＩ／Ｏパッド５０に出力される。
、Ｓｅｌｅｃｔ２信号が“Ｈ′、ｓｅｌｅｃｔ ｆ信号
が′Ｌ゜のときはアンドゲート３５がイネーブル、バツ
ファｌ９がイネーブルとなって、またバッファｌ４がイ
ネーブルとなって、ＡＤＤＲバス４の信号がバツファｌ
９、ＰＣバス２、バッファ１４，１３．１ １を介して
Ｉ／Ｏパッド５０に出力される。上記においてｓｅｌｅ
ｃｔ ２信号が゜Ｌ′となると、アンドゲート３５バッ
フ７１９はデイスエープル（不作動）となる一方、アン
ドゲート３６，バッファｌ７がそれぞれイネーブルとな
って、プログラカウンタ１の出力信号がラッチ４５を介
してＰＣバス２に印加され、さらにバッファ１４，１３
．１ １を介してＩ／Ｏパッド５０に出力される。
同様にしてクロツクｃｌｋ＝ ’Ｈ’時には、モード選
択信号の切りかえによって、データ入力バス２１、プロ
グラカウンタ！、ＡＤＤＲバス４の信号が出力される。
択信号の切りかえによって、データ入力バス２１、プロ
グラカウンタ！、ＡＤＤＲバス４の信号が出力される。
データ人力バス２ｌの信号はデータ出力バス４８の出力
をラッチ４６を介して取り込むことができるので、以上
ですべてのバスの信号をＩ／Ｏパッド５０に出力して外
部から観測できることになる。
をラッチ４６を介して取り込むことができるので、以上
ですべてのバスの信号をＩ／Ｏパッド５０に出力して外
部から観測できることになる。
ここでｓｅｌｅｃｔ ｌ ，ｓｅｌｅｃｔ ２信号は、
内部レジスタの２ ｂｉｔを使えば、テストモード切り
かえ専用のビンをふやすことなく、与える命令によって
テスト中にいずれかのバスからの出力を切りかえて、Ｉ
／Ｏバッド５０に出力することができ、る。
内部レジスタの２ ｂｉｔを使えば、テストモード切り
かえ専用のビンをふやすことなく、与える命令によって
テスト中にいずれかのバスからの出力を切りかえて、Ｉ
／Ｏバッド５０に出力することができ、る。
なお第２図に示すように、クロツク信号ｃｌｋのＨ ，
Ｌに応じてＨのときはＩ／Ｏパッド５０からはデータ
入力バス、プログラムカウンタ、ＡＤＤＲバスのいずれ
かの信号をｓｅｌｅｃｔ １ ，ｓｅｌｅｃｔ ２で選
択して出力する。
Ｌに応じてＨのときはＩ／Ｏパッド５０からはデータ
入力バス、プログラムカウンタ、ＡＤＤＲバスのいずれ
かの信号をｓｅｌｅｃｔ １ ，ｓｅｌｅｃｔ ２で選
択して出力する。
以上のようなＤＳＰをテストする際には、種々のバスを
リアルタイムにすべて出力できることが必要であるが、
これらのバスを直接的に出力することは、バスの本数が
ふえるにつれて、レイアウト的に困難になる。そこで本
発明では１つのパスをテストモード時に共用することに
よって、上述の問題を解決したしのである。
リアルタイムにすべて出力できることが必要であるが、
これらのバスを直接的に出力することは、バスの本数が
ふえるにつれて、レイアウト的に困難になる。そこで本
発明では１つのパスをテストモード時に共用することに
よって、上述の問題を解決したしのである。
［発明の効果］
以上詳述したように、この発明によれば、ＤＳＰのよう
なプロセッサ集積回路のテスト回路をプロセッサの内部
のすべてのバスの信号を１つのＩ／Ｏパッドから出力で
きるようにしたことにより、ＤＳＰなどのテストをリア
ルタイムに完全に実現できる。
なプロセッサ集積回路のテスト回路をプロセッサの内部
のすべてのバスの信号を１つのＩ／Ｏパッドから出力で
きるようにしたことにより、ＤＳＰなどのテストをリア
ルタイムに完全に実現できる。
第１図はこの発明の一実施例を示すブロック図、第２図
はクロツク信号と！／０との関係を示す図である。 ！・・・プログラムカウンタ、２・・・ＰＣバス、３・
・・アドレス生成部、４・・・ＡＤＤＲバス、５・・・
ファンクション回路、６・・・ＤＳＰ処理部、１０〜１
９・・・バッファ、２０・・・バッファ、２ｌ・・・デ
ータ入力バス、３０・・・命令デコーダ、３１〜３６・
・・アンドゲート、３７・・・オアゲート、４０〜４３
・・・インバータ、 ４ ５，４ ６．４ ７・・・ラッチ、４８・・・デー
タ出力バッファ。
はクロツク信号と！／０との関係を示す図である。 ！・・・プログラムカウンタ、２・・・ＰＣバス、３・
・・アドレス生成部、４・・・ＡＤＤＲバス、５・・・
ファンクション回路、６・・・ＤＳＰ処理部、１０〜１
９・・・バッファ、２０・・・バッファ、２ｌ・・・デ
ータ入力バス、３０・・・命令デコーダ、３１〜３６・
・・アンドゲート、３７・・・オアゲート、４０〜４３
・・・インバータ、 ４ ５，４ ６．４ ７・・・ラッチ、４８・・・デー
タ出力バッファ。
Claims (1)
- （１）インストラクションとデータのフェッチが別のバ
スを介して行なわれるディジタル信号処理装置に、テス
ト時において、各バスの信号を共通の入出力ポートに導
く回路を設けたことを特徴とするプロセッサ集積回路装
置のテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058198A JP2935710B2 (ja) | 1989-03-10 | 1989-03-10 | プロセッサ集積回路装置のテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058198A JP2935710B2 (ja) | 1989-03-10 | 1989-03-10 | プロセッサ集積回路装置のテスト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02236642A true JPH02236642A (ja) | 1990-09-19 |
| JP2935710B2 JP2935710B2 (ja) | 1999-08-16 |
Family
ID=13077327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058198A Expired - Lifetime JP2935710B2 (ja) | 1989-03-10 | 1989-03-10 | プロセッサ集積回路装置のテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2935710B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6227825A (ja) * | 1985-07-29 | 1987-02-05 | Fujitsu Ten Ltd | 汎用高速プロセツサ |
| JPS63133234A (ja) * | 1986-11-25 | 1988-06-06 | Mitsubishi Electric Corp | マイクロコンピユ−タ |
-
1989
- 1989-03-10 JP JP1058198A patent/JP2935710B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6227825A (ja) * | 1985-07-29 | 1987-02-05 | Fujitsu Ten Ltd | 汎用高速プロセツサ |
| JPS63133234A (ja) * | 1986-11-25 | 1988-06-06 | Mitsubishi Electric Corp | マイクロコンピユ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2935710B2 (ja) | 1999-08-16 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| EXPY | Cancellation because of completion of term | ||
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