JPS61155876A - 集積回路の診断方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＬ８１等の集積回路の診断方法に係り、特に集
積回路におけるテストモード指定の為の入力端子を増設
することなくテストモーＦの指定を可能とする集積回路
の診断方法に関する。

Ｌ８Ｉ等の集積回路においては、多数の論理ゲート素子
から成る論理回路群をパッケージ化したものであり、あ
る単位の論理機能、データ処理機能を持った１つの閉回
路（ブラックボックス）として取扱われる。一方、この
集積回路の機能をテスト（診断）するためには、内蔵す
る論理回路群の各部の出力を直接得られるよう構成する
必要がある。しかしながら反面、集積回路にテストのた
めの特別の入出力端子を増設することも避ける要望も大
きい。

〔従来の技術〕

従来においては例えば第２ｒｇＪＫ示す如き診断方法が
用いられている。

第２図において、１０は被診断回路であり、ＬＳＩ等の
パッケージ化された集積回路である。１１〜１９は集積
回路ｌＯに内蔵される論理回路群である。同図の例では
、多　接続されたカウンタ素子１１−０．１１−１．・
・・・・・１１−１から成るカウンタ部１１、多ゲート
から成るパリティチェッカに、フリ、プ７０ツブ１３．
リセット回路１４．アンドゲート１５，１６．オアゲー
ト１７，１９．及びインバータ１８等の各論理回路を示
すものである。

また第２図において、集積回″＄１０の左方から嬌びる
信号線は回路１０に対する入力信号線を示す。更に回路
ｌＯの右方に延びる信号線は出力信号線を示す。そして
、これら入出力信号線の各々に対応して、回路１０に：
入出力端子が設けられることは言うまでもない。

しかして、カウンタ部１１には動作クロックＣＬＫの他
に各段のカウンタ素子１１．・・・・・・を強制的に動
作させるテスト信号ＴＥＳＴｌが供給される。

このテスト信号ＴＨＡＴｌはオアゲー）１９を介してカ
ウンタ素子のイ　−プル（目人力となる。これＫより各
段のカウンタ素子の出力ＣＴｏ、・・・・ＣＴｎを一斉
に得ることが可能となる。

一方、パリティチェッカ１２には、通常ＣＰＵ。

メモリ等からのデータＤＡＴＡが供給され、パリティエ
ラー発生時にはエラー信号ＦＸＲＲがフリップ７０ツブ
１３を介して割込信号ＮＭｔとして出力されるよう構成
される。そして回路診断の際にはこのエラー信号ＥＲＲ
を直接見られるように、出力切換えの為の回路が各ゲー
ト１５〜１８にて構成される。つまり、テスト信号ＴＥ
ＳＴ２によって出力信号Ａｏｕｔとしてパリティチェッ
カ１２の直接出力を見ることができる。尚、人とは図示
しない論理回路からの出力である。

〔発明が解決しようとする問題点〕

このように従来においては、集積回路ｌＯ内の各部の出
力を得るため、外部よりテスト信号ＴＢ８Ｔ１−ｍを入
力するものでありた。換言すれば回路ｌＯ自身に、テス
ト信号ＴＢ８Ｔｌ−ｍを入力するための特別の入力端子
を設ける必要があった。

周知の如＜Ｌ８Ｉ等においては、アドレスデータ線、デ
ータ線、或いは　との制御線を接続するための多数の入
出力端子が設けられる。従りて上述した手法のように特
別のテスト端子を設けることは不可能な場合が実情であ
る。或いは限られた数のテスト端子を設ける事ができた
としても、回路の各部に亘る多種類のテスト指定かで段
ない問題点がある。更に、テスト端子を設けることが可
能でありても、この端子は通常運用時（装置組込み時）
Ｋは使用されない不用の端子であり、全く無駄なものと
なる問題点も大きい。また通常運用時に不用となるテス
ト端子に誤って有効な信号が人力されると、集積回路が
不所望にテストモードに陥いる懸念もある。

〔問題点を解決するための手段〕

本発明の目的は上述した問題点を解決すべく、テストモ
ード指定の為の入力端子を設けることなく、且つ、診断
時にのみ所望の種類のテストモードを指定することが可
能となる診断方法を提供するにある。

そしてその為に本発明においては、テストモードを記憶
するレジスタ等の記憶回路を集積回路内に設け、この記
憶回路に対して、外部からの通常のアクセス動作を用い
てテストモードを示すデータを書込む（セットする）よ
うに構成したものである。更に通常運用時には、この記
憶回路を常にリセット状態に保持するよう構成したもの
である。

〔作　用〕

即ち本発明では、テストモードを外部から供給するデー
タとして取扱い、集積回路に設けた記憶回路に１つ或い
は　故のアドレスマツプを割付けるものである。従って
、通常の゛Ｔアクセス動作アドレス及びデータの出力に
よるメモリ等のアクセス）を用いてテストモードを設定
できる。以下実施例を用いて本発明を詳述する。

〔実施例〕

第１図（ａｌ　、　（ｂｌは本発明の一実施例を示す図
であり、第２図と共通する部分にはそれぞれ同一の符号
を附すものとする。

第１図＋ａｌは、集積回路ｌＯ単体を診断装置にて診断
する場合の構成を示すものである。同図に示す如く本実
施例においては、従来、外部より入力端子を介して支え
ていたテスト信号ＴＢＳＴの代りに回路内部にて発する
レジスタ２２を設ける。そしてこのレジスタ２２１Ｃは
特定のアドレスが割当てられる。

従って、図示しない診断装置からレジスタ２２に割当て
られるアドレスを発し、テストモードを示すデータを出
力する。このアドレスはアドレスデコーダ２１に供給さ
れる。デコーダ２１は与えられたアドレスで示されるレ
ジスタ２２を能動化するチップセレクト信号を発する０
これによりレジスタ２２に診断装置より出力されたデー
タがセットされることになる〇 この結果、レジスタ２２にセットされたデータの各ビッ
ト情報ｒｌ、ＯＪがテスト信号ＴＦｆ８Ｔｌ−ｍとして
発せられることになる。

尚、実施例に示すアドレスデコーダ２１は、第２図では
省略したが集積回路１０に設けられている既存のものと
考えて良い。そして通常運用時は、プロセッサ等の処理
装置のアドレスをデコードする為に用いられるものであ
る。

第１図１ｂｌは、この集積回路１０を装置等に実装して
運用する場合の構成を示す。

同図に示す如く、プロセッサ３０等の処ｉｆ！装置と制
線線、アドレス及びデータ線が接続されることＫなる。

これによりプロセッサ３０は、図示しない回路ｌＯ内の
バッファ等にデータのプリセット等を行って、回路ｌＯ
の持つ演算、データ処理機能を使用するととｋなる。

この場合、プロセッサ３０の発するアドレスマツプ（空
間）においてはレジスタ２２に割付けたアドレスは含ま
れない。しかるにプロセッサ３０の暴走等により誤って
レジスタ２２がアクセスされる場合も考えられる。

従って本実施例においては、装置への実装時には、レジ
スタ２２のリセット端子尺を常に有効（レベル”Ｏ″）
とする手段を設ける。つまり１　リセット端子Ｒに対応
する集積回路ｌＯのレジスタリセット端子２３に常ＫＯ
レベル′″ｚ００”を与えるよう、例えば接地機構２４
を設けるものである。

これによりレジスタ２２は常にリセット状態となり、プ
ロセッサ３０が誤ってアクセスを行っても、テスト信号
ＴＥＮＴが誤りて＠　ｌ＃レベルとなることを防止でき
る。

〔発明の効果〕

以上の如く本発明によれば、テスト端子を設けることな
く、集積回路に所望の種類のテストモードを設定できる
。従って、集積回路の各部の動作を診断することができ
、診断率の向上を図ることが可能となる。また通常運用
時には、テストモード設定用の記憶回路を常ＫＩ７セツ
ト状態とするため、プロセッサ等による記憶回路へのア
クセスがあったとしても、この記憶回路に不所望なテス
トモードデータがセットされることもなくなる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すものであり、同図（ａ
ｌは診断時の接続例を示す図、同図（ｂｌは通常運用時
の接続例を示す図である。 第２図は従来の診断方法を示す図である。 本発明乙逢用しｔ：診断方法１↑す閃 第　１　図　（Ｑ） ■＄７用時のＪ豪、優を示す図 １４　　＋　　Ｉ２１ｔｂ）

Claims (1)

1. 【特許請求の範囲】 論理回路群を内蔵するとともに、処理装置によつてアク
   セスされるためのアドレス及びデータの入力端子を備え
   た集積回路を備えたシステムにおいて、 上記集積回路に、上記入力端子を介してテストモードを
   示すデータがセットされる記憶回路を設け、 診断時には、外部診断装置より上記入力端子を介して記
   憶回路にテストモードを示すデータをセットして内蔵す
   る論理回路群の各部出力を得るようにし、 上記処理装置によつてアクセスされる通常運用時には、
   この記憶回路を常時リセット状態に保持することを特徴
   とする集積回路の診断方法。