JPH0424749A - 情報処理装置のテスト容易化回路 - Google Patents
情報処理装置のテスト容易化回路Info
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- JPH0424749A JPH0424749A JP2124037A JP12403790A JPH0424749A JP H0424749 A JPH0424749 A JP H0424749A JP 2124037 A JP2124037 A JP 2124037A JP 12403790 A JP12403790 A JP 12403790A JP H0424749 A JPH0424749 A JP H0424749A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、１チツプマイクロコンピユータ内のＩ１０
装置を外部から効率良くテストする悄報処理装置のテス
ト容易化回路に関する。
装置を外部から効率良くテストする悄報処理装置のテス
ト容易化回路に関する。
（従来の技術）
中央処理装置（ＣＰＵ）を制御主枢としてＲＡＭ、ＲＯ
Ｍ、入出力装置等の周辺装置を同一の半導体チップに集
積化したシングルチップマイクロコンピュータは、例え
ば第６図のブロック図に示すように概略構成されている
。
Ｍ、入出力装置等の周辺装置を同一の半導体チップに集
積化したシングルチップマイクロコンピュータは、例え
ば第６図のブロック図に示すように概略構成されている
。
第６図において、シングルチップマイクロコンピュータ
１は、同一の半導体チップ上に、ＣＰＵ２とＣＰＵ２以
外の周辺装置（以下「■１０装置」ト呼ぶ）３，４が内
部のアドレスバス（ＡＢ）５とデータバス（ＤＢ）６に
接続されて構成されている。また、マイクロコンピュー
タ（本体）１は、機能を拡張するために、外部のＩ１０
装置ｆ７と接続可能に構成されている。このような場合
には、外部のＩ１０装置７は、外部のアドレスバス８及
びデータバス９を介してインターフェイス回路として機
能するＩ１０装置４に接続されて本体１に結合される。
１は、同一の半導体チップ上に、ＣＰＵ２とＣＰＵ２以
外の周辺装置（以下「■１０装置」ト呼ぶ）３，４が内
部のアドレスバス（ＡＢ）５とデータバス（ＤＢ）６に
接続されて構成されている。また、マイクロコンピュー
タ（本体）１は、機能を拡張するために、外部のＩ１０
装置ｆ７と接続可能に構成されている。このような場合
には、外部のＩ１０装置７は、外部のアドレスバス８及
びデータバス９を介してインターフェイス回路として機
能するＩ１０装置４に接続されて本体１に結合される。
このようなシングルチップマイクロコンピュータ１にあ
って、内部のＩ１０装置の機能試験や故障診断、不良解
析等のテストは、本体１にＬＳＩテスタ１０等のテスト
システムを接続し、ＬＳＩテスタ１０の制御の下にＣＰ
Ｕ２を動作させて行なっていた。
って、内部のＩ１０装置の機能試験や故障診断、不良解
析等のテストは、本体１にＬＳＩテスタ１０等のテスト
システムを接続し、ＬＳＩテスタ１０の制御の下にＣＰ
Ｕ２を動作させて行なっていた。
例えば、第７図（ａ）に示すように、ＬＳＩテスタｌＯ
から命令をＣＰＵ２に与え（経路Ａ）、ＣＰＵ２からア
ドレスをテスト対象となるＩ１０装置３に与え（経路Ｂ
）、これにより、ＣＰＵ２の例えば内部レジスタにＩ１
０装置３の内容を読出して（経路Ｃ）格納する。その後
、第７図（ｂ）に示すように、格納された内容を外部の
ＬＳＩテスタ１０に読出しく経路Ｄ）、あるいは第７図
（ｃ）に示すように、Ｉ１０装置３の内容が内部のデー
タバス６を介してＣＰＵ２に読出されている時に、デー
タバス６に与えられた内容をＬＳＩテスタ１０に読出す
（経路Ｅ）ような一連の動作をＬＳＩテスト１０がＣＰ
Ｕ２に行なわせて、本体１内のＩ１０装置３のテストを
行なっていた。
から命令をＣＰＵ２に与え（経路Ａ）、ＣＰＵ２からア
ドレスをテスト対象となるＩ１０装置３に与え（経路Ｂ
）、これにより、ＣＰＵ２の例えば内部レジスタにＩ１
０装置３の内容を読出して（経路Ｃ）格納する。その後
、第７図（ｂ）に示すように、格納された内容を外部の
ＬＳＩテスタ１０に読出しく経路Ｄ）、あるいは第７図
（ｃ）に示すように、Ｉ１０装置３の内容が内部のデー
タバス６を介してＣＰＵ２に読出されている時に、デー
タバス６に与えられた内容をＬＳＩテスタ１０に読出す
（経路Ｅ）ような一連の動作をＬＳＩテスト１０がＣＰ
Ｕ２に行なわせて、本体１内のＩ１０装置３のテストを
行なっていた。
すなわち、テスト対象となるＩ１０装置３は、ＣＰＵ２
からの指令にしたかって読出し動作及び、読出された内
容の外部への出力が行なわれていた。
からの指令にしたかって読出し動作及び、読出された内
容の外部への出力が行なわれていた。
このような動作を、ＣＰＵ２が行なうためには、ＣＰＵ
２は命令のフェッチ及び実行アドレスのフェッチ動作を
行なった後、テスト対象のＩ１０装置にアクセスしなけ
ればならない。
２は命令のフェッチ及び実行アドレスのフェッチ動作を
行なった後、テスト対象のＩ１０装置にアクセスしなけ
ればならない。
しかしながら、Ｉ１０装置のテストにあっては、Ｉ１０
装置へのアクセスだけがテストに必要な動作となるので
、ＣＰＵ２の命令や実行アドレスのフェッチ動作は不要
となり、無駄な時間となる。
装置へのアクセスだけがテストに必要な動作となるので
、ＣＰＵ２の命令や実行アドレスのフェッチ動作は不要
となり、無駄な時間となる。
また、命令や実行アドレスをＬＳＩテスタ１０からＣＰ
Ｕ２にテストベクタとして与える必要があるので、多く
のテストベクタが必要になっていた。
Ｕ２にテストベクタとして与える必要があるので、多く
のテストベクタが必要になっていた。
一方、テスト対象となるＩ１０装置のうち、サイクルタ
イムで遷移する情報を取り扱うＩ１０装置をテストする
場合には、情報が遷移する直前と直後で情報を収集する
必要がある。
イムで遷移する情報を取り扱うＩ１０装置をテストする
場合には、情報が遷移する直前と直後で情報を収集する
必要がある。
しかしながら、従来のテスト方法にあっては、Ｉ１０装
置の読出し動作を行なった後、続けて再度読出し動作を
行なう場合には、前述したように、命令や実行アドレス
のフェッチ動作が上記読出し動作の間にはいるため、遷
移情報を連続して観測することができなくなる。そこで
、連続した観測を行なうためには、例えば２つのテスト
ベクタを用意して、一方のテストベクタで遷移直前の情
報を観測し、他方のテストベクタで遷移直後の情報を観
測する方法がある。
置の読出し動作を行なった後、続けて再度読出し動作を
行なう場合には、前述したように、命令や実行アドレス
のフェッチ動作が上記読出し動作の間にはいるため、遷
移情報を連続して観測することができなくなる。そこで
、連続した観測を行なうためには、例えば２つのテスト
ベクタを用意して、一方のテストベクタで遷移直前の情
報を観測し、他方のテストベクタで遷移直後の情報を観
測する方法がある。
しかしながら、このような方法にあっても、多数のテス
トベクタを用意しなければならない。
トベクタを用意しなければならない。
（発明が解決しようとする課題）
以上説明したように、従来のシングルチップマイクロコ
ンピュータのテストにあっては、外部から内部のＩ１０
装置へのアクセスがＣＰＵを経由して行なわれていたた
め、テストベクタ及びテスト時間の増大といった不具合
を招いていた。
ンピュータのテストにあっては、外部から内部のＩ１０
装置へのアクセスがＣＰＵを経由して行なわれていたた
め、テストベクタ及びテスト時間の増大といった不具合
を招いていた。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、テストベクタやテスト時間
を低減して、テスト効率の向上を図った情報処理装置の
テスト容易化回路を提供することにある。
、その目的とするところは、テストベクタやテスト時間
を低減して、テスト効率の向上を図った情報処理装置の
テスト容易化回路を提供することにある。
［発明の構成コ
（課題を解決するための手段）
上記目的を達成するために、この発明は、中央処理ユニ
ットと複数の周辺装置とがアドレスバス及びデータバス
を介して接続されてなる情報処理装置と、前記アドレス
バス及びデータバスと外部とのアドレス信号及びデータ
の入出力を行なう入出力手段と、前記周辺装置をテスト
する際に、前記アドレスバス及びデータバスの前記中央
処理ユニットからの切り離し、テスト対象となる前記周
辺装置の入出力動作、前記入出力手段の入出力動作及び
前記中央処理ユニットの動作を制御する制御手段とが同
一の半導体基板上に形成されて構成される。
ットと複数の周辺装置とがアドレスバス及びデータバス
を介して接続されてなる情報処理装置と、前記アドレス
バス及びデータバスと外部とのアドレス信号及びデータ
の入出力を行なう入出力手段と、前記周辺装置をテスト
する際に、前記アドレスバス及びデータバスの前記中央
処理ユニットからの切り離し、テスト対象となる前記周
辺装置の入出力動作、前記入出力手段の入出力動作及び
前記中央処理ユニットの動作を制御する制御手段とが同
一の半導体基板上に形成されて構成される。
（作用）
上記構成において、この発明は、中央処理ユニットから
アドレスバス、データバスの切り離し制御を行ない、テ
スト対象の周辺装置を制御手段によってアクセス制御し
、外部と直接データのアクセスを行なうようにして、周
辺装置のテストを外部から行なうようにしている。
アドレスバス、データバスの切り離し制御を行ない、テ
スト対象の周辺装置を制御手段によってアクセス制御し
、外部と直接データのアクセスを行なうようにして、周
辺装置のテストを外部から行なうようにしている。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係わる情報処理装置のテ
スト容易化回路を含む構成を示すブロック図である。同
図に示す実施例は、シングルチップマイクロコンピュー
タ内のＣＰＵを除く他の周辺装置（■１０装置）を、Ｃ
ＰＵを介在させることなく外部から直接制御してテスト
するようにしたものである。なお、第１図において、第
６図及び第７図と同符号のものは同一機能を有するもの
であり、その説明は省略する。
スト容易化回路を含む構成を示すブロック図である。同
図に示す実施例は、シングルチップマイクロコンピュー
タ内のＣＰＵを除く他の周辺装置（■１０装置）を、Ｃ
ＰＵを介在させることなく外部から直接制御してテスト
するようにしたものである。なお、第１図において、第
６図及び第７図と同符号のものは同一機能を有するもの
であり、その説明は省略する。
第１図において、シングルチップマイクロコンピュータ
（以下「本体」と呼ぶ）１１は、第６図に示した構成に
加えて、本体１１に接続されたＬＳＩテスタ１０による
内部のＩ１０装置３のテスト時に、ＣＰＵ１６とアドレ
スバス（ＡＢ）１２及びデータバス（ＤＢ）１Ｂを制御
する制御回路１４を備えている。
（以下「本体」と呼ぶ）１１は、第６図に示した構成に
加えて、本体１１に接続されたＬＳＩテスタ１０による
内部のＩ１０装置３のテスト時に、ＣＰＵ１６とアドレ
スバス（ＡＢ）１２及びデータバス（ＤＢ）１Ｂを制御
する制御回路１４を備えている。
ＣＰＵ１６はアドレス出力部にアドレスバス１２が接続
され、データの入出力部は入力側と出力側が完全に分離
されており、入力側は内部バス１５に、出力側はデータ
バス１３に接続され、ＣＰＵ１６への命令コード等は必
ず内部バス１５を経由するように構成されている。
され、データの入出力部は入力側と出力側が完全に分離
されており、入力側は内部バス１５に、出力側はデータ
バス１３に接続され、ＣＰＵ１６への命令コード等は必
ず内部バス１５を経由するように構成されている。
アドレスバス１２は、制御回路１４から与えられる導通
制御信号にしたがってＣＰＵ１６とＩ１０装置３とを接
続する部分で切り離され、ＣＰＵ１６から出力されるア
ドレス信号のＩ１０装Ｗ３への入力が禁止されるように
構成されている。
制御信号にしたがってＣＰＵ１６とＩ１０装置３とを接
続する部分で切り離され、ＣＰＵ１６から出力されるア
ドレス信号のＩ１０装Ｗ３への入力が禁止されるように
構成されている。
ブタ−バス１３は、制御回路１４から与えられる導通制
御信号にしたがって、Ｉ１０装置、及びＣＰＵ１６のデ
ータ出力側と内部バス１５を接続する部分で切り離され
る。また、制御回路１４から内部バス１５を介してＮＯ
Ｐ命令がＣＰＵ１６に与えられ、データバス１３に対し
て出力動作を行なわないので、ＣＰＵ１６とＩ１０装置
３とを接続する部分で切り離されたと等価の状態となる
。
御信号にしたがって、Ｉ１０装置、及びＣＰＵ１６のデ
ータ出力側と内部バス１５を接続する部分で切り離され
る。また、制御回路１４から内部バス１５を介してＮＯ
Ｐ命令がＣＰＵ１６に与えられ、データバス１３に対し
て出力動作を行なわないので、ＣＰＵ１６とＩ１０装置
３とを接続する部分で切り離されたと等価の状態となる
。
制御回路１４は、本体１１内のＩ１０装置３のテストに
おいて、ＲＯＭ、ＲＡＭ等の記憶装置をテストするメモ
リテストモードと、タイマやシリアル入出力装置等の記
憶装置以外のＩ１０装置をテストするペリフェラルテス
トモードが外部のＬＳＩテスタ１０から設定され、設定
されたテストモードにしたがって制御を行なう。
おいて、ＲＯＭ、ＲＡＭ等の記憶装置をテストするメモ
リテストモードと、タイマやシリアル入出力装置等の記
憶装置以外のＩ１０装置をテストするペリフェラルテス
トモードが外部のＬＳＩテスタ１０から設定され、設定
されたテストモードにしたがって制御を行なう。
制御回路１４は、ペリフェラルテストモードか設定され
ると、ＣＰＵ１６から内部のアドレスバス１２を切り離
し、内部バス１５とデータバス１３を切り離して、内部
バス１５を介してＣＰＵｌ６にＮＯＰ命令を入力する。
ると、ＣＰＵ１６から内部のアドレスバス１２を切り離
し、内部バス１５とデータバス１３を切り離して、内部
バス１５を介してＣＰＵｌ６にＮＯＰ命令を入力する。
一方、制御回路コ−４は、メモリテストモードが設定さ
れると、ＣＰＵ１６からアドレスバス１２を切り離さず
、内部バス１５とデータバス１３を切り離して、内部バ
ス１５を介してＣＰＵ１６にＮＯＰ命令を人力する。
れると、ＣＰＵ１６からアドレスバス１２を切り離さず
、内部バス１５とデータバス１３を切り離して、内部バ
ス１５を介してＣＰＵ１６にＮＯＰ命令を人力する。
また、制御回路１４は、内部バス１５を介してＣＰＵ２
の命令レジスタにジャンプ（ＪＭＰ）命令を入力できる
。
の命令レジスタにジャンプ（ＪＭＰ）命令を入力できる
。
さらに、制御回路１４は一時的にデータバス１３と内部
バス１５を接続し、導通させることかてきる。これによ
って、メモリテストモード時にＣＰＵ１６にアドレスを
プリセットし、任意のアドレスからテストすることか可
能となる。
バス１５を接続し、導通させることかてきる。これによ
って、メモリテストモード時にＣＰＵ１６にアドレスを
プリセットし、任意のアドレスからテストすることか可
能となる。
さらにまた、制御回路１４は、本体１１のアドレスバス
１２及びデータバス１３と外部のＬＳＩテスタ１０との
インターフェイス回路となるＩ１０装置４と、テスト対
象となるＩ１０装置３におけるデータアドレス信号の入
出力動作を、それぞれのテストモードに応じて制御する
。
１２及びデータバス１３と外部のＬＳＩテスタ１０との
インターフェイス回路となるＩ１０装置４と、テスト対
象となるＩ１０装置３におけるデータアドレス信号の入
出力動作を、それぞれのテストモードに応じて制御する
。
このような構成において、ペリフェラルテストモードか
制御回路１４に設定されると、第２図（ａ）に示すよう
に、アドレスバス１２が制御回路１４からの制御信号に
よってＣＰＵ１６から切り離される。さらに、内部バス
１５とデータバス１３を切り離し、ＮＯＰ命令が、第２
図（ａ）の経路ａ１に示すように、制御回路１４から内
部バス１５を介してＣＰＵ１６の命令レジスタにセット
される。これにより、ＮＯＰ命令がＣＰＵ１６て実行さ
れるが、プログラムカウンタの内容が＋１増加するたけ
で、ＣＰＵ１６は実効的な演算動作は行なわない。
制御回路１４に設定されると、第２図（ａ）に示すよう
に、アドレスバス１２が制御回路１４からの制御信号に
よってＣＰＵ１６から切り離される。さらに、内部バス
１５とデータバス１３を切り離し、ＮＯＰ命令が、第２
図（ａ）の経路ａ１に示すように、制御回路１４から内
部バス１５を介してＣＰＵ１６の命令レジスタにセット
される。これにより、ＮＯＰ命令がＣＰＵ１６て実行さ
れるが、プログラムカウンタの内容が＋１増加するたけ
で、ＣＰＵ１６は実効的な演算動作は行なわない。
このように、本体１１内のアドレスバス１２とデータバ
ス１３がＣＰＵ１６と切り離された状態にあって、内部
のアドレスバス１２がＩ１０装置４及び外部のアドレス
バス８を介してＬＳＩテスタ１０に接続され、内部のデ
ータバス１３が■１０装置４及び外部のデータバス９を
介してＬＳＩテスタ１０に接続されるように、Ｉ１０装
置４か制御回路１４によって制御される。
ス１３がＣＰＵ１６と切り離された状態にあって、内部
のアドレスバス１２がＩ１０装置４及び外部のアドレス
バス８を介してＬＳＩテスタ１０に接続され、内部のデ
ータバス１３が■１０装置４及び外部のデータバス９を
介してＬＳＩテスタ１０に接続されるように、Ｉ１０装
置４か制御回路１４によって制御される。
内部のアドレスバス１２とデータバス１３がＬＳＩテス
タ１０に接続されると、テスト対象となるＩ１０装置３
をアクセスするためのアドレス信号が、第２図（ａ）の
経路ａ２に示すように、ＬＳＩテスタ１０からＩ１０装
置３に与えられる。
タ１０に接続されると、テスト対象となるＩ１０装置３
をアクセスするためのアドレス信号が、第２図（ａ）の
経路ａ２に示すように、ＬＳＩテスタ１０からＩ１０装
置３に与えられる。
さらに、このような状態で、Ｉ１０装置３の内容を読出
す旨の指令が制御回路１４からＩ１０装置３に与えられ
ていると、Ｉ１０装置３の内容が、第２図（ａ）の経路
ａ３に示すように、本体１１のサイクルタイムに同期し
てデータバス１３を介してＬＳＩテスタ１０に読出され
て収集される。
す旨の指令が制御回路１４からＩ１０装置３に与えられ
ていると、Ｉ１０装置３の内容が、第２図（ａ）の経路
ａ３に示すように、本体１１のサイクルタイムに同期し
てデータバス１３を介してＬＳＩテスタ１０に読出され
て収集される。
一方、Ｉ１０装置３に情報を書込む旨の指令が制御回路
１４からＩ１０装置３に与えられていると、書込み情報
が第２図（ａ）の経路ａ４に示すように、ＬＳＩテスタ
１０からデータバス１３を介してＩ１０装置３に与えら
れて書込まれる。
１４からＩ１０装置３に与えられていると、書込み情報
が第２図（ａ）の経路ａ４に示すように、ＬＳＩテスタ
１０からデータバス１３を介してＩ１０装置３に与えら
れて書込まれる。
このように、本体１１内のＩ１０装置３は、ＣＰＵ２と
切り離されてＬＳＩテスタ１０と接続されたアドレスバ
ス１２とデータバス１３を介して読出し及び書込み動作
が行なわれることによってテストが実行される。
切り離されてＬＳＩテスタ１０と接続されたアドレスバ
ス１２とデータバス１３を介して読出し及び書込み動作
が行なわれることによってテストが実行される。
一方、連続的なアドレス信号の供給によってテスト可能
な記憶装置等のＩ１０装置３をテストする場合には、ま
ず、ＪＭＰ命令が、第２図（ｂ）の経路ｂ１に示すよう
に、制御回路１４から内部バス１５を介してＣＰＵ１６
の命令レジスタにセットされる。これにより、ＪＭＰ命
令が実行されると、ＪＭＰ命令の実効アドレスとなるオ
ペランドデータすなわちジャンプ先のアドレスが、第２
図の経路ｂ２に示すように、ＬＳＩテスタ１０からデー
タバス１３を介してＣＰＵ１６のプログラムカウンタに
プリセットされる。このような動作において、プログラ
ムカウンタにプリセットされるジャンプ先のアドレス信
号を、テスト対象の記憶装置をアクセスするアドレス信
号となるように予め設定しておく。
な記憶装置等のＩ１０装置３をテストする場合には、ま
ず、ＪＭＰ命令が、第２図（ｂ）の経路ｂ１に示すよう
に、制御回路１４から内部バス１５を介してＣＰＵ１６
の命令レジスタにセットされる。これにより、ＪＭＰ命
令が実行されると、ＪＭＰ命令の実効アドレスとなるオ
ペランドデータすなわちジャンプ先のアドレスが、第２
図の経路ｂ２に示すように、ＬＳＩテスタ１０からデー
タバス１３を介してＣＰＵ１６のプログラムカウンタに
プリセットされる。このような動作において、プログラ
ムカウンタにプリセットされるジャンプ先のアドレス信
号を、テスト対象の記憶装置をアクセスするアドレス信
号となるように予め設定しておく。
このような状態において、メモリテストモードが制御回
路１４に設定されると、ＮＯＰ命令が第２図（ｃ）の経
路ｃ１に示すように、制御回路１４から内部バス１５を
介してＣＰＵ１６の命令レジスタにセットされる。この
後、プログラムカウンタにプリセットされたアドレス信
号が、本体１１のサイクルタイムに同期して順次カウト
アップされ、第２図（ｃ）の経路ｃ２に示すように、Ｃ
ＰＵ１６と切り離されていないアドレスバス１２を介し
てテスト対象となる記憶装置に連続的に与えられる。
路１４に設定されると、ＮＯＰ命令が第２図（ｃ）の経
路ｃ１に示すように、制御回路１４から内部バス１５を
介してＣＰＵ１６の命令レジスタにセットされる。この
後、プログラムカウンタにプリセットされたアドレス信
号が、本体１１のサイクルタイムに同期して順次カウト
アップされ、第２図（ｃ）の経路ｃ２に示すように、Ｃ
ＰＵ１６と切り離されていないアドレスバス１２を介し
てテスト対象となる記憶装置に連続的に与えられる。
このような状態にあって、前述した記憶装置以外のＩ１
０装置かテスト対象である場合と同様に、記憶装置とＬ
ＳＩテスタ１０との間のデータのアクセスが、第２図（
ｃ）の経路ｃ３、ｃ４に示すように、制御回路１４が記
憶装置及びＩ１０装置４に対して行なっている読出し動
作あるいは書込み動作指令にしたがって、外部から記憶
装置のテストが実行される。
０装置かテスト対象である場合と同様に、記憶装置とＬ
ＳＩテスタ１０との間のデータのアクセスが、第２図（
ｃ）の経路ｃ３、ｃ４に示すように、制御回路１４が記
憶装置及びＩ１０装置４に対して行なっている読出し動
作あるいは書込み動作指令にしたがって、外部から記憶
装置のテストが実行される。
このようなテスト方法にあっては、テストベクタによっ
て外部からテスト対象の記憶装置にアドレス信号を供給
する必要がなくなり、アドレス信号を供給するためのテ
ストベクタが不要となる。
て外部からテスト対象の記憶装置にアドレス信号を供給
する必要がなくなり、アドレス信号を供給するためのテ
ストベクタが不要となる。
このように、上記実施例にあっては、ＣＰＵ１６を介す
ることなく外部から本体１１内の各種の１１０装置をテ
スト可能としているので、第３図に示すように、テスト
対象のＩ１０装置における１バイトデータの読出し動作
及び書込み動作にあっては、テストベクタ及びテスト時
間ともに従来例に比して大幅に低減することができるよ
うになる。 第４図は本体１１における要部の具体的な
一構成を示す図である。
ることなく外部から本体１１内の各種の１１０装置をテ
スト可能としているので、第３図に示すように、テスト
対象のＩ１０装置における１バイトデータの読出し動作
及び書込み動作にあっては、テストベクタ及びテスト時
間ともに従来例に比して大幅に低減することができるよ
うになる。 第４図は本体１１における要部の具体的な
一構成を示す図である。
第４図においては、ＣＰＵ１６は例えば８ビツト長のデ
ータを取り扱い、読み出し動作及び書込み動作を指令す
るＲ／Ｗ信号によって、内部の各種Ｉ１０装置３の読出
し及び書込み動作を制御している。また、ＣＰＵ１６は
、外部のＩ１０装置に対する読出し及び書込み動作を、
外部端子ＲＤ、ＷＤを介して出力する信号によって指令
制御する。
ータを取り扱い、読み出し動作及び書込み動作を指令す
るＲ／Ｗ信号によって、内部の各種Ｉ１０装置３の読出
し及び書込み動作を制御している。また、ＣＰＵ１６は
、外部のＩ１０装置に対する読出し及び書込み動作を、
外部端子ＲＤ、ＷＤを介して出力する信号によって指令
制御する。
この外部端子ＲＤ、ＷＤには、テスト時に外部のＬＳＩ
テスタ１０が接続されて、本体１１内部のＩ１０装置３
の読出し及び書込み動作を制御する信号が与えられる。
テスタ１０が接続されて、本体１１内部のＩ１０装置３
の読出し及び書込み動作を制御する信号が与えられる。
アドレスバス１２は１６ビツト長のアドレス信号を、デ
ータバス１３は８ビツト長のデータを、内部バス（ＩＲ
Ｉ）１５は８ビツト長の命令、実行アドレス及び実行デ
ータを転送する。
ータバス１３は８ビツト長のデータを、内部バス（ＩＲ
Ｉ）１５は８ビツト長の命令、実行アドレス及び実行デ
ータを転送する。
制御回路１４は、テストモードを設定するために、２ビ
ツトのレジスタＩＯＭＩ、Ｉ ０Ｍ２を備えており、例
えばレジスタＩＯＭＩ、ｌ０Ｍ２に“００″、“１０”
をセットすることにより、ペリフェラルテストモード、
メモリテストモードか設定され、“１１”をセットする
ことにより、通常動作が設定される。
ツトのレジスタＩＯＭＩ、Ｉ ０Ｍ２を備えており、例
えばレジスタＩＯＭＩ、ｌ０Ｍ２に“００″、“１０”
をセットすることにより、ペリフェラルテストモード、
メモリテストモードか設定され、“１１”をセットする
ことにより、通常動作が設定される。
また、制御回路１４は、テスト時に外部からＲＤ、ＷＤ
端子を介して与えられる信号を受けて、例えば、ＷＤ端
子が“１“で内部のＩ１０装置３が読出し動作を行なう
ように、ＷＤ端子か“０”で内部のＩ１０装置３が書込
み動作を行なうように、Ｉ１０装置３にＲ／Ｗ信号を供
給制御する。
端子を介して与えられる信号を受けて、例えば、ＷＤ端
子が“１“で内部のＩ１０装置３が読出し動作を行なう
ように、ＷＤ端子か“０”で内部のＩ１０装置３が書込
み動作を行なうように、Ｉ１０装置３にＲ／Ｗ信号を供
給制御する。
さらに、制御回路１４は、外部とのインターフェイス回
路となるＩ１０装置４を構成する入出力ポートＰＡ、Ｐ
Ｂのうち、入出力ポートＰＢと内部バス１５との接続制
御を行なっている。
路となるＩ１０装置４を構成する入出力ポートＰＡ、Ｐ
Ｂのうち、入出力ポートＰＢと内部バス１５との接続制
御を行なっている。
入出力ポートＰＡＳＰＢは、本体に外部から１１０装置
等を接続しない場合は、アドレス信号及びデータに対し
てそれぞれ８ビツトのパラレルポートとして機能する。
等を接続しない場合は、アドレス信号及びデータに対し
てそれぞれ８ビツトのパラレルポートとして機能する。
一方、本体に外部から■１０装置やＬＳＩテスタ等を接
続する場合には、入出力ポートＰＡは、ＣＰＵ１６から
出力されるアドレス信号の上位８ビツトのアドレス信号
（ＡＨ）と下位８ビツトのアドレス信号（ＡＬ）を′そ
れぞれ独立して、また、８ビツトのデータを制御回路１
４に制御されて外部と入出力させる。入出力ポ−トＰＢ
にあっては、下位８ビツトのアドレス信号と８ビツトの
データを制御回路１４に制御されて外部と入出力させる
。また、それぞれのポートは、入出力されるアドレス信
号及びデータを択一的に選択し、８ビツト毎の異なる情
報が入出力される場合に、一方の８ビツトの情報が入出
力期間中は、他方の８ビツトの情報を保持するように構
成されている。
続する場合には、入出力ポートＰＡは、ＣＰＵ１６から
出力されるアドレス信号の上位８ビツトのアドレス信号
（ＡＨ）と下位８ビツトのアドレス信号（ＡＬ）を′そ
れぞれ独立して、また、８ビツトのデータを制御回路１
４に制御されて外部と入出力させる。入出力ポ−トＰＢ
にあっては、下位８ビツトのアドレス信号と８ビツトの
データを制御回路１４に制御されて外部と入出力させる
。また、それぞれのポートは、入出力されるアドレス信
号及びデータを択一的に選択し、８ビツト毎の異なる情
報が入出力される場合に、一方の８ビツトの情報が入出
力期間中は、他方の８ビツトの情報を保持するように構
成されている。
このような構成においては、第５図に示すように動作し
て、前述したように内部の記憶装置を含むＩ１０装置の
読出し動作及び書込み動作、さらには、ＮＯＰ命令やＪ
ＭＰ命令のＣＰＵ１６へのセットが行なわれる。このよ
うな動作において、テスト対象の！１０装置が記憶装置
である場合には、データバス１３を介して記憶装置を入
出力するデータのうち、奇数アドレスに対応して入出力
されるデータは入出力ポートＰＢを介して、偶数アドレ
スに対応して入出力されるデータは入出力ポートＰＡを
介してそれそぞれ入出力される。このように、データを
別々の入出力ポートから入出力することによって、１つ
の入出力ポートから入出力する場合に比して、１回のテ
ストベクタにより２バイト分のテストが可能となり、テ
スト時間及びテストベクタの低減に効果的である。
て、前述したように内部の記憶装置を含むＩ１０装置の
読出し動作及び書込み動作、さらには、ＮＯＰ命令やＪ
ＭＰ命令のＣＰＵ１６へのセットが行なわれる。このよ
うな動作において、テスト対象の！１０装置が記憶装置
である場合には、データバス１３を介して記憶装置を入
出力するデータのうち、奇数アドレスに対応して入出力
されるデータは入出力ポートＰＢを介して、偶数アドレ
スに対応して入出力されるデータは入出力ポートＰＡを
介してそれそぞれ入出力される。このように、データを
別々の入出力ポートから入出力することによって、１つ
の入出力ポートから入出力する場合に比して、１回のテ
ストベクタにより２バイト分のテストが可能となり、テ
スト時間及びテストベクタの低減に効果的である。
［発明の効果］
以上説明したように、この発明によれば、中央処理ユニ
ットからアドレスバス、データバスの切り離し制御を行
ない、テスト対象の周辺装置を制御手段によってアクセ
ス制御し、外部と直接データのアクセスを行なうように
したので、ＣＰＵからの制御によらず周辺装置を外部か
らテストすることが可能となる。この結果、テストベク
タやテスト時間を低減して、テスト効率の向上を図った
情報処理装置のテスト容易化回路を提供することができ
る。
ットからアドレスバス、データバスの切り離し制御を行
ない、テスト対象の周辺装置を制御手段によってアクセ
ス制御し、外部と直接データのアクセスを行なうように
したので、ＣＰＵからの制御によらず周辺装置を外部か
らテストすることが可能となる。この結果、テストベク
タやテスト時間を低減して、テスト効率の向上を図った
情報処理装置のテスト容易化回路を提供することができ
る。
第１図はこの発明の一実施例を示す構成ブロック図、
第２図は第１図に示す構成の動作を説明するための動作
説明図、 第３図は第１図に示す構成のテスト動作におけるバス動
作とテストベクタ及びテスト時間の関係を示す図、 第４図は第１図に示す構成の要部具体的−構成例を示す
図、 第５図は第４図に示す構成の動作を説明するための動作
説明図、 第６図は従来の１チツプマイクロコンピユータの構成を
示すブロック図、 第７図は第６図に示す構成のテスト動作を説明するため
の動作説明図である。 １．１１・・・１チツプマイクロコンピユータ、２・・
・ＣＰＵ。 ３．４・・・Ｉ１０装置、 ５．１２・・・アドレスバス、 ６．１３・・・データバス、 ７・・・外部のＩ１０装置、 ８・・・外部のアドレスバス、 ９・・・外部のデータバス、 １０・・・ＬＳＩテスタ、 １４・・・制御回路、 ５・・・内部ハス、 ６ ・・・ Ｃ Ｕ０
説明図、 第３図は第１図に示す構成のテスト動作におけるバス動
作とテストベクタ及びテスト時間の関係を示す図、 第４図は第１図に示す構成の要部具体的−構成例を示す
図、 第５図は第４図に示す構成の動作を説明するための動作
説明図、 第６図は従来の１チツプマイクロコンピユータの構成を
示すブロック図、 第７図は第６図に示す構成のテスト動作を説明するため
の動作説明図である。 １．１１・・・１チツプマイクロコンピユータ、２・・
・ＣＰＵ。 ３．４・・・Ｉ１０装置、 ５．１２・・・アドレスバス、 ６．１３・・・データバス、 ７・・・外部のＩ１０装置、 ８・・・外部のアドレスバス、 ９・・・外部のデータバス、 １０・・・ＬＳＩテスタ、 １４・・・制御回路、 ５・・・内部ハス、 ６ ・・・ Ｃ Ｕ０
Claims (4)
- （１）中央処理ユニットと複数の周辺装置とがアドレス
バス及びデータバスを介して接続されてなる情報処理装
置と、 前記アドレスバス及びデータバスと外部とのアドレス信
号及びデータの入出力を行なう入出力手段と、 前記周辺装置をテストする際に、前記アドレスバス及び
データバスの前記中央処理ユニットからの切り離し、テ
スト対象となる前記周辺装置の入出力動作、前記入出力
手段の入出力動作及び前記中央処理ユニットの動作を制
御する制御手段とが同一の半導体基板上に形成されてな
ることを特徴とする情報処理装置のテスト容易化回路。 - （２）前記制御手段は、前記データバスを前記中央処理
ユニットからソフトウェア的に切り離すように前記中央
処理ユニットを制御することを特徴とする請求項１記載
の情報処理装置のテスト容易化回路。 - （３）前記制御手段は、テスト対象となる前記周辺装置
にアドレス信号が前記中央処理ユニットから連続的に供
給されるように前記中央処理ユニットを制御し、前記中
央処理ユニットに対してアドレス信号をプリセットする
ことを特徴とする請求項１記載の情報処理装置のテスト
容易化回路。 - （４）前記制御手段は、テスト対象となる前記周辺装置
にアドレス信号が前記中央処理ユニットから連続的に供
給されるように前記中央処理ユニットを制御し、前記中
央処理ユニットに対してアドレス信号をプリセットする
ことを特徴とする請求項１記載の情報処理装置のテスト
容易化回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124037A JP2619112B2 (ja) | 1990-05-16 | 1990-05-16 | 情報処理装置のテスト容易化回路 |
| US07/692,650 US5363380A (en) | 1990-05-16 | 1991-04-29 | Data processing device with test control circuit |
| DE69121292T DE69121292T2 (de) | 1990-05-16 | 1991-05-02 | Datenverarbeitungsgerät mit Prüfsteuerschaltung |
| EP91107127A EP0457115B1 (en) | 1990-05-16 | 1991-05-02 | Data processing device with test control circuit |
| KR1019910007836A KR950009691B1 (ko) | 1990-05-16 | 1991-05-15 | 정보처리장치의 테스트용이화회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124037A JP2619112B2 (ja) | 1990-05-16 | 1990-05-16 | 情報処理装置のテスト容易化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0424749A true JPH0424749A (ja) | 1992-01-28 |
| JP2619112B2 JP2619112B2 (ja) | 1997-06-11 |
Family
ID=14875463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2124037A Expired - Fee Related JP2619112B2 (ja) | 1990-05-16 | 1990-05-16 | 情報処理装置のテスト容易化回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5363380A (ja) |
| EP (1) | EP0457115B1 (ja) |
| JP (1) | JP2619112B2 (ja) |
| KR (1) | KR950009691B1 (ja) |
| DE (1) | DE69121292T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005316643A (ja) * | 2004-04-28 | 2005-11-10 | Fuji Xerox Co Ltd | 無線データ送受信システムのｃｐｕエミュレータ |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05233352A (ja) * | 1992-02-19 | 1993-09-10 | Nec Corp | マイクロプロセッサ |
| FR2697356B1 (fr) * | 1992-10-22 | 1994-12-09 | Sagem | Circuit intégré à la demande à microprocesseur. |
| US5432464A (en) * | 1993-09-29 | 1995-07-11 | Societe D'applications Generales D'electricite Et De Mecanique Sagem | Application specific integrated circuit including a microprocessor for customized functions as defined by the user |
| JPH07110803A (ja) * | 1993-10-13 | 1995-04-25 | Nec Corp | シングルチップマイクロコンピュータ |
| JP4899248B2 (ja) * | 2001-04-02 | 2012-03-21 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| US7673177B2 (en) * | 2003-07-01 | 2010-03-02 | Samsung Electronics Co., Ltd. | Circuit and method for providing PCB power-on self test capability for peripheral devices |
| CN104182316A (zh) * | 2013-05-22 | 2014-12-03 | 鸿富锦精密工业(武汉)有限公司 | 转换装置 |
| CN104216464A (zh) * | 2013-05-31 | 2014-12-17 | 鸿富锦精密工业(武汉)有限公司 | 转换装置 |
| JP6241323B2 (ja) * | 2014-03-06 | 2017-12-06 | 富士通株式会社 | スイッチ装置、情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6349870A (ja) * | 1986-08-19 | 1988-03-02 | Mitsubishi Electric Corp | マイクロコンピユ−タ |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3921142A (en) * | 1973-09-24 | 1975-11-18 | Texas Instruments Inc | Electronic calculator chip having test input and output |
| US4334268A (en) * | 1979-05-01 | 1982-06-08 | Motorola, Inc. | Microcomputer with branch on bit set/clear instructions |
| JPS60207942A (ja) * | 1984-03-30 | 1985-10-19 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 記憶コントロ−ラおよび記憶装置検査装置 |
| US4878168A (en) * | 1984-03-30 | 1989-10-31 | International Business Machines Corporation | Bidirectional serial test bus device adapted for control processing unit using parallel information transfer bus |
| US4654804A (en) * | 1984-07-23 | 1987-03-31 | Texas Instruments Incorporated | Video system with XY addressing capabilities |
| US5032783A (en) * | 1985-10-23 | 1991-07-16 | Texas Instruments Incorporated | Test circuit and scan tested logic device with isolated data lines during testing |
| JPH0821028B2 (ja) * | 1986-04-23 | 1996-03-04 | 株式会社日立製作所 | デ−タ処理装置 |
| KR880014482A (ko) * | 1987-05-27 | 1988-12-24 | 미다 가쓰시게 | 반도체 집적회로 장치 |
| JP2760157B2 (ja) * | 1991-01-23 | 1998-05-28 | 日本電気株式会社 | Ｌｓｉテスト方法 |
-
1990
- 1990-05-16 JP JP2124037A patent/JP2619112B2/ja not_active Expired - Fee Related
-
1991
- 1991-04-29 US US07/692,650 patent/US5363380A/en not_active Expired - Lifetime
- 1991-05-02 DE DE69121292T patent/DE69121292T2/de not_active Expired - Fee Related
- 1991-05-02 EP EP91107127A patent/EP0457115B1/en not_active Expired - Lifetime
- 1991-05-15 KR KR1019910007836A patent/KR950009691B1/ko not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6349870A (ja) * | 1986-08-19 | 1988-03-02 | Mitsubishi Electric Corp | マイクロコンピユ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005316643A (ja) * | 2004-04-28 | 2005-11-10 | Fuji Xerox Co Ltd | 無線データ送受信システムのｃｐｕエミュレータ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910020556A (ko) | 1991-12-20 |
| JP2619112B2 (ja) | 1997-06-11 |
| DE69121292T2 (de) | 1997-02-06 |
| KR950009691B1 (ko) | 1995-08-26 |
| DE69121292D1 (de) | 1996-09-19 |
| EP0457115A2 (en) | 1991-11-21 |
| EP0457115B1 (en) | 1996-08-14 |
| US5363380A (en) | 1994-11-08 |
| EP0457115A3 (en) | 1992-11-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |