JPH02236650A - スワツプデータバツフア装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば主記憶とパツファ記憶のような，階層
的に構成された記憶システムに関し、特に、上位記憶装
置の内容の更新がストアイン方式で行なわれる記憶シス
テムにおける，下位記憶装置から上位記憶装置へのデー
タのスワツプアウトに関する． 〔従来の技術〕 相対的に低速・大容量の上位記憶装置（例えば主記憶）
と、この上位記憶装置の内容の一部の写しを保持するた
めの、相対的に高速・小容量の下位記憶装置《例えばバ
ツフ−ア記憶又はキャッシュ）とを組合せて、階層的な
記憶システムを構成し、それにより，見掛け上高速・大
容量の記憶装置を提供することは、周知である。この種
の記憶システムにおける上位記憶装置の内容の更新方法
は、ストアスル一方式とストアイン（又はスワップ）方
式とに大別することができる．ストアスル一方式によれ
ば、下位記憶装置の内容が更新されるたびに，同時に上
位記憶装置の内容も更新される。

他方，ストアイン方式によれば、下位記憶装置の内容が
更新されても、上位記憶装置の内容は更新されず、その
後、下位記憶装置中の更新されたデータを含むデータブ
ロックが、上位記憶装置からのデータブロックにその記
憶位置を明け渡す時に、下位記憶装置中のこのデータブ
ロックが上位記憶装置に転送、すなわちスワップアウト
されて、それにより、上位記憶装置の内容が更新される
。

従来普通のスワツプアウト動作では、スワップアウトさ
れるべきデータブロック（以降スヮップデータという）
が下位記憶装置から読出され、上位記憶装置に転送され
て書込まれ、その後に、所望のデータブロックが上位記
憶装置から読出されて、下位記憶装置に転送される． 特公昭５８−１６２６２号公報には、スヮップアウト時
における所望データの獲得に要する時間を短縮するため
の、バッファ機構が記載されている。すなわち、スワッ
プデータの量と等しい容量のバッファ（以降スワップデ
ータバッファという）が下位記憶装置内に設けられ、こ
のバッファへのスワツプデータの格納と並行して、所望
データブロックが上位記憶装置から読出され、下位記憶
装置に転送されて、今空いた領域に書込まれる。上位記
憶装置での読出動作の完了後に、スワップデータバッフ
ァから上位記憶装置へ、スワツプデータが転送されて、
格納される。

〔発明が解決しようとする課題〕

一般に、下位記憶装置にとっては高速性が優先し、上位
記憶装百にとっては大容量・低価格が優先する。このよ
うな要請に応じるために、下位記憶装置にはバイボーラ
型のＳＲＡＭが使用され、上位記憶装置にはＭ　Ｏ　Ｓ
型のＤＲＡＭが使用されるのが一般的である。処理装置
の動作速度の絶えざる上昇につれて、下位記憶装置用の
記憶素子のアクセスタイムは短縮を続けており、他方、
上位記憶装置用の記憶素子については、容量は目ざまし
い増大を示すが、アクセスタイムの改善はさほどでもな
く、その結果、上位記憶装置と下位記憶装置の間のアク
セスタイムの差は，拡大する傾向にある。そして、制御
用周辺回路の速度は、記憶素子のそれと釣合うように設
計するのが普通である．したがって、上位記憶装置を下
位記憶装置の整数倍（例えば２倍）のマシンサイクルで
動作させる必要が生じる．なお、マシンサイクル比を整
数に選ぶのは、それが両記憶装置の同期を容易にするか
らである． このようなマシンサイクル比の下でも、上位記憶装置を
独立に動作しうる適当数のバンクから構成することによ
り、上位記憶装置から下位記憶装置へのデータ転送は、
下位記憶装置のマシンサイクルのピッチで行なうことが
できる．しかしながら、下位記憶装置から上位記憶装置
へのデータ転送は、受゛信側である上位記憶装置のマシ
ンサイクルのピッチでしか遂行できず、多バンク構成の
利点が発揮されない。その結果、上位記憶装置側でのス
ワツプデータ処理時間が長くなって、そのビジー率が増
し、また、スワップデータバッファのビジー率も増す。

この現象は、次の所望データの上位記憶装置からの読出
しを遅延させ、更に、他の装置による上位記憶装置への
アクセスの遅延も生じる。この難点は、下位記憶装置か
ら上位記憶装置へのデータ転送路を追加すれば、除くこ
とができるであろう。しかし、そのような解決は、コス
トの増大を招くので、好ましくない。

本発明の課題は、上位記憶装置のマシンサイクルが下位
記憶装置のそれより長い階層的記憶システムにおいて、
スワップアウトに要する時間を、データ転送路の追加な
しに、短縮することにある．〔課題を解決するための手
段〕 本発明によれば，スワップデータバッファは２分され，
第１バッファ部分は、下位記憶装置に付属して、上位記
憶装置にデータ転送路を介して接続され、第２バッファ
部分は，上位記憶装置に付属して、下位記憶装置に前記
データ転送路を介して接続される。第１及び第２バッフ
ァ部分は、下位記憶装置から相次いで読出されるスワッ
プデータを交互に受取り、そして、上位記憶装置の異な
るバンクに、並行して、それぞれの内容を転送する。

〔作用〕

前記の構成によれば、第２バッファ部分は例えば２マシ
ンサイクルで動作しても、第１バッファ部分と交互にス
ワツプデータを受信するので、下位記憶装置からスワッ
プデータバッファへの読出しは、全体として、従来と同
じ１マシンサイクルのピッチで行なわれる．他方、スワ
ップデータバッファから上位記憶装置への書込みは、２
マシンサイクルのピッチで行なわれるが、第１及び第２
バッファ部分から並行して行なわれるので、全体として
は、半分の１マシンサイクルのピッチで進行するのと同
じ速さになり、その結果、スワップアウトに要する時間
が大幅に短縮される．しかも、上位記憶装置と下位記憶
装置の間のデータ転送路の増加は、全く必要がない。

〔実施例〕

第１図は、本発明の一実施例をブロックダイヤグラムで
示し、第２図は，第１図の装置の一動作をタイムチャー
トで表わす． 第１図において，下位記憶装置としてのバッファ記憶（
ＢＳ）１と、上位記憶装置としての主記憶（ＭＳ）２が
、階層的記憶システムを形成している。ＢＳＩは、ＢＳ
アレイ３と、ＢＳアレイ３へ書込まれるデータのための
書込データレジスタ（ＢＳＤＲ）４と，ＢＳアレイ３か
ら読出されたデータのための読出データレジスタ（ＢＦ
ＤＲ）５を含む．ＭＳ２は、独立に動作できる４個のバ
ンク（バンク０〜３）からなるＭＳアレイ６と、バンク
Ｏ〜３のためのそれぞれの書込データレジスタ　（ＭＳ
ＤＲＯ〜３）７〜１０と，これらのバンクのためのそれ
ぞれの読出データレジスタ（Ｍ　Ｆ　Ｄ　Ｒ　Ｏ〜３）
１１〜１４を含む。ＭＳアドレスは、これらのバンクの
間でインタリーブされテイる。セレクタ１５は、ＭＦＤ
ＲＯ　〜３　（１１〜１４）を順次選択して、それらか
らのデータをＢＳＩ中のセレクタ１６に送る。このセレ
クタ１６は、セレクタ１５からのデータ又は図示されて
いない命令処理装置からのデータを選択して、ＢＳＤＲ
４に供給する。セレクタ１７は、セレクタ１５からのデ
ータ又はｎ　Ｉ？　Ｄ　Ｒ　５からのデータを選択して
．　ｉ’＋ｉｆ記命令処理装乙に供給する．本発明によ
り、第１のスワツブデータバッファ１８と第２のスワツ
プデータバッファｌ９が、それぞれＢ　Ｓ　１とＭＳ２
の内部に設けられ，これらが組合わされて、ＢＳＩから
ＭＳ２にスヮップアウトされるデータのためのバッファ
機購を形成する．本実施例において、メモリ語長は８バ
イトであり、１１　Ｓ　１とＭＳ２の間で転送されるデ
ータブロックは、６４バイト，すなわち８メモリ語から
成る。第１スワップデータバッファｌ８は、４個の８バ
イ１・（１語）長レジスタ（ＳＤＩＩＯ〜３）から成り
．第２スヮップデータバッファ１９もまた、４個の８バ
イト長レジスタ（ＳＤ８４〜７）から成る． これらのスワップデータバッファ１８，１９は、１３　
Ｓアレイからスヮップアウ１・のために逐次読出される
語を交互に受取る．すなわち，第１スヮップデータバッ
ファ１８は．ＢＳアレイ３がらの第１，第３，第５及び
第７語を逐次受取り、第２スワップデータバッファ１９
は、セレクタ２０により選択された第２，第４，第６及
び第８語を、データ転送路２１を経て逐次受取る。ＭＳ
アレイ６への書込フエーズにおいて、第１スワツプデー
タバッファ１８からのデータは、セレクタ２０で選択さ
れ、データ転送路２１を通って、１語ずつ、ＭＳＤＲＯ
（７）とＭＳＤＲ２（９）に交互に供給され、第２スワ
ップデータバッファ１９からのデータは、１語ずつ、Ｍ
ＳＤＲＩ（８）とＭＳＤＲ３（１０）に交互に供給され
、かつ、両スワップデータバッファ１８．１９からの転
送が並行して行なわれる。

次に，第１図の装置の動作を説明する．命令処理装置か
らの読出要求又は書込要求を受けると、図示されていな
い記憶制御回路は，指定されたアドレスのデータがＢＳ
アレイ３に存在するか否かを調べ、存在しない場合、そ
の所望データを含むデータブロックを上位記憶装置から
取込むために，ＢＳアレイ３中の空き領域を探す．空き
領域が発見できないと、記憶制御装置は、予め定められ
たアルゴリズムに従って、新データブロックで置換され
るべきデータブロックを決定し、そして、そのブロック
のデータがＢＳＷＩ在中に変更されたか否かを調べ、変
更があった場合には、ＭＳ読出し動作に加えて，スワツ
プアウト動作を開始する。

ここまでは従来と同じである。

本実施例において、ＢＳアレイ３のアクセスタイムは１
マシンサイクルに等しく、ＭＳ２は２マシンサイクルに
等しい長さのマシンサイクルで動作し、そして、ＭＳア
レイ６のアクセスタイムは４マシンサイクルに等しい。

第２図を参照して、ＢＳアレイ３からＢＦＤＲ５に相次
いで読出されたスワツブデータ語は、第１スワップデー
タバッファ１８と第２スワツプデータバッファ１９に交
互に転送され，この間、セレクタ２０はＢＦＤＲ５の出
力を選択する。詳述すると、第１語は第１スワツブデー
タバッファ１８中のＳＤＢＯに転送され、第２語はデー
タ転送路２１を経て第２スワップデータバッファ中のＳ
ＤＢ４に転送され、以後同様にして、第３，第５，第７
語はＳＤＲＩ，２．３に、第４，第６，第８　３ｆｌ　
ハＳ　Ｄ　Ｂ　５　，　６　．　７　１＝、それぞれ転
送される。ここまでの動作は、１マシンサイクルのピッ
チで行なわれ、したがって、８語（６４バイト）の読出
しに８マシンサイクルが費される． ＢＳアレイ３からの読出しの開始から２マシンサイクル
遅れて，ＭＳアレイ６のバンク０〜３からの読出しが同
時に始まり、そのアクセスタイム、すなオ〕ち４マシン
サイクルの後に、ＭＦＤＲＯ〜３（１１〜１４）にデー
タが格納される．次いで，Ｍ　［’ｉ’　Ｄ　Ｒ　Ｏ〜
３中のデータは，セレクタ１５により順次に選択されて
、１３’ＳＬ中のセレクタ１６を通り，１３ＳＤＲ４に
１マシンサイクルのピッチで転送され、そこからＢＳア
レイ３に書込まれる。

各バンクからの読出しと転送は，連続して２回行なわれ
，それにより，８語（６４バイト）のデータブロックが
．ＭＳ２からＢＳＩへ転送される．なお、ＭＳアレイ６
へのアクセスの開始時期は，ＢＳ１において，スワツプ
データの読出しとＭＳ２からのデータの書込みがオーバ
ラツプしないように，然るべく調整されている。

ＭＳアレイ６の読出動作が終了した後，セレクタ２０は
、第１スワップデータバッファ１８の出力を選択するよ
うに切替えられ、ＳＤＢＯ〜３中のデータが、順次、２
マシンサイクルのピッチで、ＭＳＤＲＯ（７）とＭＳＤ
Ｒ２（９）に交互に転送され、ＭＳアレイ６の対応する
バンクに書込まれる。

これと並行して，第２スワップデータバッファ１９中の
ＳＤＢ４〜７からのデータが、順次、２マシンサイクル
のピッチで，ＭＳＤＲＩ（８）とＭＳＤＲ３（１０）に
交互に転送され、ＭＳアレイ６の対応するパンクに書込
まれる。このようにして、ピッチは２マシンサイクルで
はあるが、２個のスワップデータバッファから同時にデ
ータが供給され、したがって、８語（６４バイト）のデ
ータが８　（＝２Ｘ４）マシンサイクルで転送される。

換言すれば，ＭＳ２が１マシンサイクル（それ自身のマ
シンサイクルの半分）で動作しているのと同じ結果が得
られる。その結果、スヮップアウト動作の全体が２２マ
シンサイクルで完了する。

比較のため、従来のスワップアウトバッファの構成と動
作を、次に説明する。第３図において、第１図における
のと同じ符号は同等な要素を示す。

第３図の構造が第１図のそれと異なる点は、第１及び第
２スワップデータバッファ１８．１９が共にＢＳＩ内に
設けられて、単一のバッファを構成していることである
。

第４図は、第３図の装置の動作を表わすタイムチャート
である．ＢＳアレイ３からＢＦＤＲ５に相次いで読出さ
れたスワツプデータ語は、スワツプデータバッファ１８
．１９の相次ぐ段ＳＤＢＯ〜７に、１マシンサイクルの
ピッチで順次転送される．ＭＳ２からＢＳ１へのデータ
転送のタイミングは、第１図の装置におけるのと同じで
ある。

スワップデータバッファ１８．１９の相次ぐ段ＳＤＢＯ
〜７からＭＳ２へのデータ転送は、この順で逐次的に行
なわれる。しかし、ＭＳ２のマシンサイルがＢＳＩのそ
れの２倍であるため、このデータ転送は、２マシンサイ
クルのピッチで行なわざるをえない。その結果，図示の
ように、スワツプアウト動作の全体を完了するのに、３
０マシンサイクルを要する． 本発明は、３階層以上からなる多層階記憶システムにも
適用することができる。また、上位記憶装置のマシンサ
イクルが下位記憶装置のそれの３倍又はそれ以上である
場合にも、本発明を適用して、上位記憶装置のマシンサ
イクルが半分になったのと同じ効果を得ることができる
． 〔発明の効果〕 叙上の説明から明らかなように、本発明によれば、スワ
ップデータバッファの半分を下位記憶装置側に設け、他
の半分を上位記憶装置側に設けることにより，スワツプ
アウト動作の所要時間に関して、上位記憶装置のマシン
サイクルが半分になったのと同じ改善を達成することが
できる．しかも，上位記憶装置と下位記憶装置の間のデ
ータ転送路の数を増す必要は全くない．

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロックダイヤグラム
であり、第２図は第１図の装置の動作を表わすタイムチ
ャートであり、第３図は従来装置のブロックダイヤグラ
ムであり、第４図は第３図の装置の動作を表わすタイム
チャートである。 １・・・下位記憶装置、２・・・上位記憶装置、３・・
・下位記憶アレイ、６・・・上位記憶アレイ、１８・・
・第１のスワップデータバッファ，１９・・・第２のス
ワツプデータバッファ．

Claims (1)

【特許請求の範囲】
1. １、互いに独立に動作しうる複数のバンクに分割された
   相対的に低速・大容量の第１記憶装置と、前記第１記憶
   装置の内容の一部の写しを保持するための相対的に高速
   ・小容量の第２記憶装置の間に介在し、前記第２記憶装
   置から前記第１記憶装置にスワツプアウトされるデータ
   を一時的に保持するためのバッファ装置であつて、前記
   第２記憶装置に付属し、前記第１記憶装置にデータ転送
   路を介して接続された第１バッファ手段と、前記第１記
   憶装置に付属し、前記第２記憶装置に前記データ転送路
   を介して接続された第２バツフア手段とを有し、前記第
   １及び第２バッファ手段は、前記第２記憶装置からスワ
   ツプアウトのために読出された相次ぐデータを交互に受
   取り、そして、前記第１記憶装置の異なるバンクに並行
   してそれぞれの内容を転送する、スワップデータバツフ
   ア装置。