JPH02236657A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マスタ処理ユニットと一部の処理動作だけを
行なうスレーブ処理ユニットとを有する情報処理システ
ムに関し、例えば、ＣＡＤ／ＣＡＭ（コンピュータ援用
による設計製遣》システムやＣＧ（コンピュータグラフ
ィックス）システム等の図形処理システムに適用して好
適なものである。

［従来の技術］ 例えば、ＣＡＤ／ＣＡＭシステムは、マスタ処理ユニッ
トたる中央処理ユニット（ＣＰＵ）が例えばオペレータ
との対話を通じて設計製造処理を実行するものであり、
ＣＧシステムはＣＰＵが例えばオペレータとの対話を通
じて図形処理を行なうものである。このような本来の処
理の実行中にオペレータに対して処理内容等を知得させ
たい処理段階になると、ディスプレイ装置に対して図形
出力を表示させる． 一般には、ＣＰＵの処理能力を図形出力時でも落とすこ
とがないように、第２図のブロック図に示すように、Ｃ
ＰＵに代わって画像制御装置（スレーブ処理ユニツ【−
）が図形出力動作を制御するようになされている。

すなわち、ＣＰＵＩは、円や直線線分等の描画形状等を
指示する描画命令と、その描画命令にかかるデータ群（
例えば、円描画命令であれば中心座標及び半径、直線線
分描画命令であれば開始点座標及び終了点座標等の位置
に関するデータや、その図形部分に対する表示色データ
等）とを画像制御装置２に出力し、その出力が終了する
と、表示出力状態に関係なく、直ちに、次の処理を実行
する。

画像制御装置２では、入力された描画命令及びその命令
にかかるデータ群（以下ではこれらをまとめて描画情報
と呼ぶ）を入カバッファ回路３に格納し、格納した描画
情報に基づいて画像演算回路４が色階調付与処理や画素
展開処理（　１”ｌ　ｔｉＡ両命令であれば円周上の画
素又は円周内の画素に展開する》等を行ない、演算結果
をディスプレイメモリ装Ｗ５に与えて格納させてディス
プレイ装置６に表示させる。

しかし、画像制御装置２が１個の猫画命令に対する処理
を終了するまでの時間は、ＣＰＵＩの処理速度に比べて
相対的に長い時間であり、ある描画命令を実行中に次の
描画命令がＣ｝．）　Ｕ１から出力されることが多く発
生ずる。Ｃ　Ｉ−）　Ｕ　１が次のｆｕＴ画命令を発生
しようとしても、画像制御装置２が受け付けてくれなけ
ればＣＰＵＩは次の処理に進むことができず、画像＄１
１御装置２を別個に設けた利点が半減する． そこで、従来、画像制御装置２として、ある描画命令の
処理中においても、以降に発生した描画命令を受け付け
ることができるものが提案されている。

第３図はかかる従来例を示すプロ・ノク図である（文献
「日経エレクトロニクス・ブックス　マイク口プロセッ
サ周辺ＬＳＩＪ、日経マグロウヒル社発行、１９８４年
１０月、ｐｐｌ９４−１９５参照》。

第３図において、画像制御装置２の入カバ・ノファ回路
３は、ＣＰＵ１からの描画情報を順次格納していく例え
ば２０段程度の先入れ先出し（ＦＩＦＯ）メモリ部３ａ
と、画像演算回路４が実行中の命令処理にかかる描画命
令を格納する命令レジスタ部３ｂｌと、画像演算回路４
が実行中の命令処理にかかるデータ群を格納する複数の
データレジスタ部３ｂ２とから梧成されている。

ここで、画像演算回路４が命令レジスタ部３ｂ１、デー
タレジスタ部３ｂ２に格納されている描画情報を用いて
演算処理中にＣＰＵＩから他の描画情報が与えられても
、ＦＩＦＯメモリ部３ａに格納することができ、ＣＰＵ
Ｉからの描画情報を受け入れることができてＣＰＵ１の
処理を停止させることを防止している。なお、実行中の
演算処埋が終了した段階で、ＦＩＦＯメモリ部３ａに描
画情報が格納されていると、・ＦＩＦＯメモリ部３ａか
ら次の描画情報を命令レジスタ部３ｂｌ及びデータレジ
スタ部３ｂ２に転送させて、画像演算回路４は、直ちに
次の演算処理を進む。

し発明が解決しようとする課！］ しかし、実際上、画像制御装置２はＬＳＩ等の集積回路
で構成されており、画像演算回路４等に多く構成を割か
れているため、ＦＩＦＯメモリ部３ａの容呈は小さくな
っている。そのため、ＣＰＵ１からの多くの描画情報を
格納することができない． 特に、描画情報の中には多くのデータを含むものがあり
、ＦＩＦＯメモリ部３ａが描画命令とデータとを区別せ
ずに格納しているため、このようなデータが多い描画情
報に対してはＦＩＦＯメモリ部３ａの大半の容量を使用
し、ＣＰＵＩからのその後の描画情報を受け付けれなく
なることが多く生じる。

かかる不都合はＦＩＦＯメモリ部３ａの容量を大きくす
ることで解決できるが、上述したようにＬＳＩチップ上
の制約を有する。また、ＦＩＦＯメモリ部３ａの容量を
大きくしても、画像制御装置２を適用する図形処理シス
テムによっては、ＦＩＦＯメモリ部３ａの容呈として小
さくて良いものもあり、このようなシステムに容量の大
きいＦＩＦＯメモリ部３ａを適用しても無駄である。

すなわち、第３図の画像制御装置２の構成では、描画情
報を待機させておくｊ一にシステムとしての自由度が少
なくなっていた。

そこで、第４図のブロック図に示すような図形処理シス
テムも、従来、提案されていたく雑誌「日経エレク１・
ロニクス４　１９８７年２月、ｎｏ．４１５、ｐｐｌ３
３−１４９　）。

この従来例では、画像制御装置２の入カバッファ回路は
、画像演算囲路４が実行中の命令処理にかかる描画命令
を格納する命令レジスタ部３ｃｌと、画像演算回路４が
実行中の命令処理にかかるデータ群を格納する複数のデ
ータレジスタ部３Ｃ２とから構成されているだけであり
、その後に発生してこれらレジスタ部３ｃｌ、３ｃ２に
格納できない描画情報をＣＰＵＩのメモリ１ａに格納す
るようにしたものである。

この従来例では、ＣＰＵＩは第５図のフローチャートの
ように処理して描画情報の転送又はメモリ１ａの格納を
制御する。

メインルーチンの処理中において、描画命令の転送の必
要性が生じると、描画処理ルーチンをコールする（ステ
ップ１００〉。描画処理ルーチンでは、まず、画像演算
回路４から与えられるビジー信号の状態によって画像制
御装置３が演算処理を実行中であるか否かを判断する（
ステップ１０１）。実行していない場合には、描画命令
及びデータ群を画像制御装置２に出力してメインルーチ
ンに戻る（ステップ１０２》。他方、実行中であると、
ビジー信号が有意でなくなったときに割込み処理を実行
させるようにセットし、その後、出力しようとした描画
命令及びデータ群をメモリ１ａに格納させてメインルー
チンに戻る（ステップ１０３、１０４）。

その後、画像制御装置２が実行中の演算処理を終了して
ビジー信号を有意でなくして割込みが発生すると、ＣＰ
ＵＩは割込み処理ルーチンをコールする（ステップ１０
５》。これにより、メモリ１ａから格納されている描画
命令及びデータ群を収出して画像制御装置２に転送し、
メインルーチンに戻る（ステップ１０６、１０７）。

この従来例においては、メモリ１ａを用いているので多
くの描画情報を格納させておくことができる。しかし、
画像制御装置２が演算処理を実行している際に次の描画
命令及びデータ群が発生した場合には、メモリ１ａに対
する格納処理及びその後の割込み処理をＣ　｝）　Ｕ　
１が実行しなければならず、描画情報の画像制御装置２
への転送のために多くの処理ステップを必要とし、画像
制御装置２をＣＰＵＩと切り離して設けたＣＰＵＩの処
理能力上の利点を軽減している。

本発明は、以上の点を考慮してなされたものであり、マ
スタ処理ユニツ【・の処理能力を低下させることなく、
スレーブ処理ユニットの処理実行中にもマスタ処理ユニ
ットからスレーブ処理ユニツＩ・に処理命令を転送する
ことができる、しかも、スレーブ処理ユニットの処理実
行中に転送する処理命令の涸数の制約が少ない情報処理
システムを提供しようとするものである。

［課題を解決するための手段］ かかる課題を解決するため、本発明においては、マスタ
処理ユニットとスレーブ処理ユニットとが設けられてお
り、スレーブ処理ユニットがマスタ処理ユニットからの
命令を実行するものであってその実行処理中にも他の命
令が到来することがある情報処理システムにおけるスレ
ーブ処理ユニットを、以下の各手段によって構成した．
すなわち、スレーブ処理ユニットは、命令を実行する実
行手段と、実行中の命令情報を格納するバッファメモリ
手段と、実行手段が実行した処理結果を格納すると共に
、一部の領域に実行されていない命令情報を格納するメ
モリ手段とを備える。

また、実行手段が非実行中にマスタ処理ユニットから与
えられた命令情報をバッファメモリ手段に与えると共に
、実行手段が実行中にマスタ処理ユニットから与えられ
た命令情報をメモリ手段に与え、メモリ手段に命令情報
が格納されている状態で実行手段の実行が終了した場合
にメモリ手段に・格納されている最も古い命令情報をバ
ッファメモリ手段に転送させる命令情報転送制御手段を
備える。

［作用］ スレーブ処理ユニットにおいて、実行手段はバッファメ
モリ手段に格納されている命令情報に応じた命令を実行
する。

実行手段が非実行中にマスタ処理ユニットから与えられ
た命令情報は、バッファメモリ手段に直ちに格納するこ
とができ、命令情報転送制御手段は到来した命令情報を
バッファメモリ手段に格納させる． 他方、命令手段が実行中には、バッファメモリ手段の命
令情報を利用しているので、新たな命令情報をバッファ
メモリ手段に格納することができない。また、マスタ処
理ユニットからの命令情報をスレーブ処理ユニッ１・が
受け付けないことは、マスタ処理ユニットの処理能力を
低下させることになる。

そこで、命令情報を格納するものとして実行手段の処理
結果を格納するメモリ手段の一部の領域を用い、すなわ
ち、バッファメモリ手段とは別個パラレルに設け、命令
情報転送制御手段は、実行手段が実行中にマスタ処理ユ
ニットから与えられた命令情報をメモリ手段に与えて格
納させ、メモリ手段に命令情報が格納されている状悪で
実行手段の実行が終了した場合にメモリ手段に格納され
ている最も古い命令情報をバッファメモリ手段に転送さ
せて次の処理を実行させるようにした。

［実施例］ 以下、本発明を図形処理システムに適用した一実施例を
図面を参照しながら詳述する．ここで、第１図はこの実
施例の全体構成を示すブロック図、第６図はその画像制
御装置の詳ｍ楕成を示すブロック図、第７図はそのパス
セレクタ部の切換内容を示す図表、第８図はこのシステ
ムのＣＰＵが実行する描画命令転送処理を示すフローチ
ャートである。

第１図において、ＣＰＵＩＯは処理中において描画の必
要が生じたときに、描画情報（描画命令とその描画命令
にかかるデータ群）を画像制御装置１１に出力するもの
であり、この実施例の場合には後述するように、画像制
御装置１１が描画情報を受け付けないことがないので、
内部のメモリに描画情報を格納する構成は設けられてい
ない。

画像制御装置１１は転送制御回Ｎ１２と画像演算回路１
３とでなり、ＣＩ）ＵＩＯから与えられた描画情報を演
算処理して表示情報に変換してディスプレイメモリ装ｉ
ｆ　１　４に出力する。かくして、ディスプレイメモリ
装置１４に格納された表示情報がディスプレイ装ｉｔ　
１　５に与えられて表示されるようになされている。

この実施例においては、画像演算回路１３が演算実行中
にＣＰＵＩＯが出力した描画情報は、ディスプレイメモ
リ装置１４の一部の領域１４ａに格納されるようになさ
れている。すなわち、ディスプレイメモリ装置１４は、
表示情報を格納する表示情報領域１４ｂと、描画情報を
格納する描画情報領域１４ａとに区分されており、恰も
２個のメモリ装置があるように使用される。実際−ヒ、
表示情報を格納するに要する領域１４ｂは、ディスプレ
イメモリ装置１４の容量の内の一部の領域であり、多く
の描画情報を格納し得る空き容地が存在する。

ディスプレイメモリ装置１４の表示情報領域１４ｂは、
画像制御装置１１の画像演算回路１３及びディスプレイ
装置１５によってアクセスされ、ディスプレイメモリ装
置１４の措画情報領域１４ａは、画像制御装置１１の転
送制御回路１２によってアクセスされる。すなわち、こ
の実施例では、転送制御回路１２が、画像演算回路１３
が演算実行中である場合にもＣＰＵＩＯからの描画情報
を受け付けることができるように制御する。

転送制御回路１２は、画像演算回ｉ／８　１　３が演算
を実行していないときにＣＰＵＩＯから描画情報が与え
られると、画像演算回路１３にその描画情報を直接与え
る。また、転送制御回路１２は、画像演算回路１３が演
算を実行しているときにＣ　｝）ＵＩＯから描画情報が
与えられると、ディスプレイメモリ装置１４の描画情報
領域１４ａに格納させる。さらに、転送制御回路１２は
、画像演算回路１３が演算を終了したときに他の、描画
情報が描画情報領域１４ａに格納されている場合にはこ
の描画情報領域１４ａに格納されている最も古い描画情
報を読出して画像演算回２８１３に与えて演算を実行さ
せる。

次に、転送制御回路１２の詐＃ｌＩ横成及び動作につい
て、第６図及び第７図を参照しながら説明する。

第６図において、転送制御回路１２は、画像演算回路１
３が実行中の描画命令及びデータ群を格納する命令レジ
スタ部２０及びデータレジスタ部２１を備えている。

これらレジスタ部２０、２１，に対する内部データバス
Ｂ１と、ＣＰＵＩＯに接続されているシステムバスＢ２
と、ディスプレイメモリ装置１４の描画情報領域１４ａ
に接続されているメモリデータバスＢ３との接続切換は
、パスセレクタ部２２が実行する。パスセレクタ部２２
は、転送刊御部本体２３によって制御される。転送制御
部本休２３は、画像演算回路１３から与えられるビジー
信号ＢＳＹと、描画情報領域１４ａに対するアドレスを
制御するアドレス制御部２４から与えられる第１の一致
不一致信号Ｃ１に基づいてパスセレクタ部２２を制御す
る。

アドレス制御部２４は、描画情報領域１４ａの先頭アド
レスＳＡを格納する先頭アドレスレジスタ部２５と、描
画情報領域１４ａの終端アドレスＥＡを格納する終端ア
ドレスレジスタ部２６と、描画情報領域１．４ａに対す
る読出しアドレスＲＡを格納する読出しアドレス発生部
２７と、描画情報領域１４ａに対する書込みアドレスＷ
Ａを格納する書込みアドレス発生部２８と、読出しアド
レスＲＡと書込みアドレスＷＡとの一致不一致を検出し
て第１の一致不一致信号ＣＩを転送制御部本体２３に出
力する第１の一致検出部２９と、終端アドレスＥＡと読
出しアドレスＲＡとの一致不一致、又は、終端アドレス
ＥＡと書込みアドレスＷＡとの一致不一致を検出して第
２の一致不一致信号Ｃ２を転送制御部本体２３に出力す
る第２の一致検出部３０と、読出しアドレスＲＡ又は書
込みアドレスＷＡの一方を選択して描画情報領域１４ａ
に接続されているアドレスバスＢＡにアドレスを出力さ
せるアドレスセレクタ部３１とからなる．ここで、第１
の一致検出部２９が読出しアドレスＲＡと書込みアドレ
スＷＡとの一致をみていることは、読出しアドレスＲＡ
が書込みアドレスＷＡに追い付いた状懲を検出すること
であり、描画情報領域ｔ４ａ内の描画情報を全て読出し
たが否かを検出することである。

また、第２の一致検出部３０が終端アドレスＥＡと読出
しアドレスＲＡとの一致不一致、又ハ、終端アドレスＥ
Ａと書込みアドレスＷＡとの一致不一致を検出すること
は、読出しアドレスＲＡ又は書込みアドレスＷＡを終端
アドレスＥＡがら先頭アドレスＳＡに戻す必要があるが
否かを検出することを息昧している。

以上の構成において、転送制御部本体２３は、第７図の
第１欄に示すように、ビジー信号ＢＳＹが非演算状態を
指示し、第１の一致不一致信号Ｃ１が読出しアドレスＲ
Ａと書込みアドレスＷＡの不一致を示している場合には
、内部データバスＢ１とメモリデータバスＢ３とをパス
セレクタ部２２によって接続させ、その後、そのときの
読出しアドレスＲＡをインクリメントしてアドレスセレ
クタ部３１を介して描画情報領域１４ａに与えて描画情
報を読み出させて命令レジスタ部２０及びデータレジス
タ部２１に転送させ、画像演算回路１３に新たな描画情
報についての演算を実行させる． なお、この場合において、第２の一致不一致信号Ｃ２が
、読出しアドレスｒｔＡが終端アドレスＥＡでないこと
を表していることを確認して、読出しアドレス発生部２
７内の読出しアドレスＲＡをインクリメントする。なお
、読出しアドレスＲＡが終端アドレスＥＡである場合に
は、先頭アドレスレジスタ部２５に格納されている先頭
アドレスＳＡを読出しアドレス発生部２７にロードさせ
て出力させる。

かかる第１欄に示す処理によっては、ビジー信号ＢＳＹ
が演算状態を表すものとなるので、後述する第３冊又は
第４棚の処理に進む。

また、転送制御部本体２３は、第７図の第２欄に示すよ
うに、ビジー信号［３ＳＹが非演算状態を指示し、第１
の一致不一致信号Ｃ１が読出しアドレスＲＡと書込みア
ドレスＷＡの一致していること（処理されていない格納
描画情報がないこと）を示している場合には、内部デー
タバスＢ１とシステムバス１３２とをパスセレクタ部２
２によって接続させ、（，ｒ）ＵＩＯからの描画情報を
命令レジスタ部２０及びデータレジスタ部２１に転送さ
せる状悪どし、転送された場合に直ちに画像演算回路１
３に新たな描画情報についての演算を実行させる． かかる第２欄に示す処理によって画像演算回路１３に描
画情報が与えられて演算処理が開始され、ビジー信号Ｂ
ＳＹが演算状態を表すものとなると、後述する第３ａ又
は第４欄の処理に進む。

また、転送制御部本体２３は、第７図の第３欄及び第４
欄に示すように、ビジー信号ＢＳＹが演算状悪を指示し
ている場合には、第１の一致不一致信号Ｃ１の一致不一
致には関係なく、システムバスＢ２とメモリデータバス
Ｂ３とをパスセレクタ部２２によって接続させ、その後
、そのときの書込みアドレスＷＡをアドレスセレクタ部
３１を介して描画情報領域１４ａに与えて、Ｃ　ＰＵ　
Ｉ　Ｏから描画情報が到来したときに描画情報領域１４
ａに直ちに格納させることができる状態にする。

この状態でＣＰＵＩＯから描画情報が到来して描画情報
領域１４ａに描画情報が格納されると、ディスプレイメ
モリ装置１４から転送制御部本木２３に制御信号が与え
られ、このとき、転送制御部本体２３は、第２の一致不
一致信号Ｃ２がその書込みアドレスＷＡが終端アドレス
ＥＡでないことを表していることを確認して書込みアド
レスレジスタ部２８内の書込みアドレスＷＡをインクリ
メントする．なお、終端アドレスＥＡである場合には、
先頭アドレスレジスタ部２５に格納されている先頭アド
レスＳＡを書込みアドレス発生部２８にロードさせる。

かかる第３欄及び第４ａに示す処理を行なっても、画像
演算回路１３の演算処理が終了するまでは、継続して第
３欄及び第４欄の処理を実行し、演算が終了してビジー
信号ＢＳＹが非演算状態を表すものとなると、第１８又
は第２欄の処理に進む。

従って、上述の実施例によれば、画像演算回路１３の演
算中にＣＰＵＩＯから到来した描画情報を格納するメモ
リ部（１４ａ＞を、命令レジスタ部２０及びデータレジ
スタ部２１とパラレルに設け、しかも、メモリ部（１４
ａ）に対する書込みアドレスＷＡ及び読出しアドレスＲ
Ａを巡回させるようにしなので、画像制御装置１１側に
おいて多くの描画情報を格納することができ、ＣＰＵＩ
Ｏの処理を制約することがない。

すなわち、（ｊ）ＵＩＯは、メインルーチンの処埋中に
おいて、第８図に示すように、描画命令の転送の必要性
が生じて描画処理ルーチンをコールすると、画像制御装
置１１の状懲を確認することなく、また、描画情報を内
部のメモリに記憶することなく、描画処理ルーチンによ
って、直ちに描画情報を転送することができ、すぐにメ
インルーチンに戻ることができる（ステップ２００、２
０１）． また、上述の実施例によれば、画像制御装置１１と関連
した描画情報メモリとしてディスプレイメモリ装置１４
の空き容旦を利用するようにしたので、メモリを有効に
利用していると共に、多くの描画情報を格納させること
ができる。すなわち、画像制御装置１１内にメモリを設
けるより、多くの容皿を用いることができる．さらに、
先頭アドレスＳＡ及び終端アドレスＥＡを可変ずること
によって、描画情報を格納し得る容量を任意に可変する
ことができ、この点からもメモリの有効利川を達成して
いる。

なお、上述の実施例では、図形処理システムに本発明を
適用したものを示したが、他の情報処理システムに対し
ても適用することができる。すなわち、マスタ処理ユニ
ッＩ・とスレーブ処理ユニットとが設けられており、ス
レーブ処哩ユニッ１・がマスタ処理ユニットからの命令
を実行するものであってその処理中にも池の処理命令が
到来することがあるシステムに適用することができる。

［発明の効果］ 従って、上述の実施例によれば、スレーブ処理ユニット
が処理中にマスタ処理ユニットから到来した命令情報を
、処理用のバッファメモリ手段とは異なるスレーブ処理
ユニットの管理下にある別個独立の、しかも、処理結果
を格納するメモリ手段に記憶するようにしたので、スレ
ーブ処理ユニット側において実行していない多くの命令
情報を格納することができ、マスタ処理ユニットの処理
能力を命令転送処理が低一ドさせることのない情報処理
システムを得ることができる。

【図面の簡単な説明】

第１図は本発明を図形処理システムに適用した一実施例
の全体槽成を示すブロック図、第２図は従来システムの
全体構成を示すブロック図、第３図及び第４図はそれぞ
れ従来システムの画像制御装置周りの構成を示すブロッ
ク図、第５図は第４図の従来システムのＣＰＵが実行す
る描画情報転送処理を示すフローチャート、第６図は上
記実施例の画像制御装置の詳細構成を示すブロック図、
第７図はその動作状悪を制御信号との関係で場合わけし
て示す図表、第８図は実施例システムのＣＰＵが実行す
る描画情報転送処理を示すフローチャートである。 １０・・・ＣＰＵ、１１・・・画像制御装置、１２・・
・転送制御回路、１３・・・画像演算回路、１４・・・
ディスプレイメモリ装置、１４ａ・・・描画情報領域、
１５・・・ディスプレイ装置。 実施例の図形処理ゾステ▲の全体７゛ロフク図第Ｉ図 ｌ２ 画像制御装置の従来例のフ゛助ク図（１）第３図 従来の図形処理ノλテムの全体フ゛ロック図第２図 ２′ 画像制御装置の従来例の７’ｒＪ７ク図（２）第４図 第４図のＣＰｔＩの処理７トチ會−ト 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 マスタ処理ユニットとスレーブ処理ユニットとが設けら
   れており、スレーブ処理ユニットがマスタ処理ユニット
   からの命令を実行するものであってその実行処理中にも
   他の命令が到来することがある情報処理システムにおい
   て、 上記スレーブ処理ユニットは、 命令を実行する実行手段と、 実行中の命令情報を格納するバッファメモリ手段と、 上記実行手段が実行した処理結果を格納すると共に、一
   部の領域に実行されていない命令情報を格納するメモリ
   手段と、 上記実行手段が非実行中に上記マスタ処理ユニットから
   与えられた命令情報を上記バッファメモリ手段に与える
   と共に、上記実行手段が実行中に上記マスタ処理ユニッ
   トから与えられた命令情報を上記メモリ手段に与え、上
   記メモリ手段に命令情報が格納されている状態で上記実
   行手段の実行が終了した場合に上記メモリ手段に格納さ
   れている最も古い命令情報を上記バッファメモリ手段に
   転送させる命令情報転送制御手段とを有する構成したこ
   とを特徴とする情報処理システム。