JPH02236896A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH02236896A JPH02236896A JP1058337A JP5833789A JPH02236896A JP H02236896 A JPH02236896 A JP H02236896A JP 1058337 A JP1058337 A JP 1058337A JP 5833789 A JP5833789 A JP 5833789A JP H02236896 A JPH02236896 A JP H02236896A
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- JP
- Japan
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- circuit
- data
- data line
- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はメモリ回路に関するものである。
従来の技術
従来使用されているスタティックＲＡＭ回路でシステム
を構成する際に、ＲＡＭの出力をラッチする場合には一
般に第４図のような回路構成をしている。第５図にこの
回路のタイミング図を示す。
を構成する際に、ＲＡＭの出力をラッチする場合には一
般に第４図のような回路構成をしている。第５図にこの
回路のタイミング図を示す。
第５図の番号は第４図と同一のものである。
第４図において、４０１，４０２はデータ線であり、互
いに相補となっている。４０１は正論理のデータ線、４
０２は負論理のデータ線、４０３はセンスアンプ、４０
４はフリップフロップ回路、４０５はメモリセル、４０
Ｂはプリチャージ回路、４０７はワード線、４０８はア
ドレスデコーダ、４０９はプリチャージ信号、４ｌＯは
センスアンプ４０３の出力、４！ｌはクロック、４１２
は出力データである。
いに相補となっている。４０１は正論理のデータ線、４
０２は負論理のデータ線、４０３はセンスアンプ、４０
４はフリップフロップ回路、４０５はメモリセル、４０
Ｂはプリチャージ回路、４０７はワード線、４０８はア
ドレスデコーダ、４０９はプリチャージ信号、４ｌＯは
センスアンプ４０３の出力、４！ｌはクロック、４１２
は出力データである。
プリチャージ回路４０Ｇにより、データ線４０１ ，４
０２は、プリチャージ期間中は両方と・もハイの状態に
プリチャージされる。ブリチャージが終了し、アドレス
デコーダ４０８でワード線４０７が選択されるとメモリ
セル４０５の内容が読み出される。このとき、メモリセ
ル４０５の内容が”０”の場合には、正論理のデータ線
４０１がロウ、負論理のデータ線４０２がハイとなるこ
とにより、センスアンプ４０３で”０”であるとセンス
され、センスアンプ４Ｇ３の出力４１Ｇがフリップフロ
ップ回路４０４に入力される。そして、クロック４１１
の立ち上がりでフリップフロップ回路４０４に入力され
たデータをラッチすることによって、出力データ４１２
を得る。
０２は、プリチャージ期間中は両方と・もハイの状態に
プリチャージされる。ブリチャージが終了し、アドレス
デコーダ４０８でワード線４０７が選択されるとメモリ
セル４０５の内容が読み出される。このとき、メモリセ
ル４０５の内容が”０”の場合には、正論理のデータ線
４０１がロウ、負論理のデータ線４０２がハイとなるこ
とにより、センスアンプ４０３で”０”であるとセンス
され、センスアンプ４Ｇ３の出力４１Ｇがフリップフロ
ップ回路４０４に入力される。そして、クロック４１１
の立ち上がりでフリップフロップ回路４０４に入力され
たデータをラッチすることによって、出力データ４１２
を得る。
発明が解決しようとする課題
しかしながら従来のメモリ回路では、ラッチするための
クロックのデューティが変化したり、あるいはＲＡＭの
アドレスの入力するタイミングがずれてデータを読み出
すまでの遅延時間が大きくなったときには、出力データ
を正しくラッチできないという問題があった。
クロックのデューティが変化したり、あるいはＲＡＭの
アドレスの入力するタイミングがずれてデータを読み出
すまでの遅延時間が大きくなったときには、出力データ
を正しくラッチできないという問題があった。
本発明は上述の問題点に鑑み、希望するデータを常に正
確にラッチできるメモリ回路を提供することを目的とす
る。
確にラッチできるメモリ回路を提供することを目的とす
る。
課題を解決するための手段
本発明は上述の課題を解決するために、相補データ線を
プリチャージし、データの読み出しにより生じる前記相
補データ線の電位の変化を用いて発生させたクロックで
、前記相補データ線からの信号をラッチする回路を何す
るという構成を備えたものである。
プリチャージし、データの読み出しにより生じる前記相
補データ線の電位の変化を用いて発生させたクロックで
、前記相補データ線からの信号をラッチする回路を何す
るという構成を備えたものである。
作用
本発明は上述の構成により、出力データを、出力データ
を読み出すデータ線の電位の状態遷移を検出して発生さ
せたクロックでラッチすることにより、希望するデータ
を常に正確゛にラッチするメモリ回路が実現できる。
を読み出すデータ線の電位の状態遷移を検出して発生さ
せたクロックでラッチすることにより、希望するデータ
を常に正確゛にラッチするメモリ回路が実現できる。
実施例
第１図は本発明のメモリ回路の一実施例を示す構成図で
ある。第１図において、１０１，１０２はデータ線であ
り、互いに相補となっている。１０３はセンスアンプ、
ｌ０４はフリップフロップ回路、１０５はメモリセル、
！０６はプリチャージ回路、１０７はワード線、１０８
はアドレスデコーダ、ｌ０９はプリチャージ信号、１１
０はデータ線電位遷移検出回路、１１１はセンスアンプ
１０３の出力、ｌｌ２はデータ線電位遷移検出回路１１
０の出力、ｌＩ３は出力データである。
ある。第１図において、１０１，１０２はデータ線であ
り、互いに相補となっている。１０３はセンスアンプ、
ｌ０４はフリップフロップ回路、１０５はメモリセル、
！０６はプリチャージ回路、１０７はワード線、１０８
はアドレスデコーダ、ｌ０９はプリチャージ信号、１１
０はデータ線電位遷移検出回路、１１１はセンスアンプ
１０３の出力、ｌｌ２はデータ線電位遷移検出回路１１
０の出力、ｌＩ３は出力データである。
ブリチャージ回路１０Ｇにより、データ線１０１，１０
２は、プリチャージ期間中は両方とも同じあり、定の電
位にプリチャージされる。ブリチャージが終了し、アド
レスデコーダ１０８によって、ワード線１０７が選択さ
れると、メモリセル１０５の内容が読み出される。この
とき、データ線１０１か、データ線１０２のどちらかの
電位は、プリチャージ期間中の電位よりも低くなる。こ
の電位の状態の遷移をデー夕線電位遷移検出回路１１０
で検出して、クロックｌＩ２を発生する。この発生した
クロック１１２を用いてセンスアンブ１０３の出力１１
１をフリップフロップ回路１０４でラッチする。
２は、プリチャージ期間中は両方とも同じあり、定の電
位にプリチャージされる。ブリチャージが終了し、アド
レスデコーダ１０８によって、ワード線１０７が選択さ
れると、メモリセル１０５の内容が読み出される。この
とき、データ線１０１か、データ線１０２のどちらかの
電位は、プリチャージ期間中の電位よりも低くなる。こ
の電位の状態の遷移をデー夕線電位遷移検出回路１１０
で検出して、クロックｌＩ２を発生する。この発生した
クロック１１２を用いてセンスアンブ１０３の出力１１
１をフリップフロップ回路１０４でラッチする。
第２図は本発明のメモリ回路の一実施例を示す回路図で
、第３図はこの回路のタイミング図であり、以下詳細に
説明する。第３図゜の番号は第２図と同一のものである
。
、第３図はこの回路のタイミング図であり、以下詳細に
説明する。第３図゜の番号は第２図と同一のものである
。
第２図において、２０１．２０２はデータ線であり、互
いに相補となっている。２０１は正論理のデータ線、２
０２は負論理のデータ線、２０３は論理和回路、２０４
はフリップフロップ回路、２０５はメモリセル、２０Ｂ
はプリチャージ回路、２０７はワード線、２０８はアド
レスデコーダ、２０９はプリチャージ信号、２１０，２
１１はインバータ回路、２ｌ２はインバータ回路２１０
の出力、２１３は論理和回路２０３の出力、２Ｉ４は出
力データである。
いに相補となっている。２０１は正論理のデータ線、２
０２は負論理のデータ線、２０３は論理和回路、２０４
はフリップフロップ回路、２０５はメモリセル、２０Ｂ
はプリチャージ回路、２０７はワード線、２０８はアド
レスデコーダ、２０９はプリチャージ信号、２１０，２
１１はインバータ回路、２ｌ２はインバータ回路２１０
の出力、２１３は論理和回路２０３の出力、２Ｉ４は出
力データである。
ブリチャージ回路２０６により、データ線２０１，２０
２は、プリチャージ期間中は両方とも同じハイの状態に
ブリチャージされ、論理和回路２０３の出力はロウとな
る。プリチャージが終了し、アドレスデコーダ２０８に
よって、ワード線２０７が選択されると、メモリセル２
０５の内容が読み出される。このとき、メモリセル２０
５の内容が”０”の場合には、正論理のデータ線２０１
がロウ、負論理のデータ線２０２がハイとなり、インバ
ータ回路２１０および２１１の出力はそれぞれハイとロ
ウになる。すると、論理和回路２０３の出力、すなわち
、フリップフロップ回路２０４のクロック２１３はロウ
からハイへと変化する。フリップフロップ回路２０４の
入カデータ２１２は、フリップフロップ回路２０４のク
ロック２１３と比較すると、クロック２１３の方が論理
和回路２０３のゲート遅延時間だけ遅延する。このこと
は、フリ・ツブフロップ回路２０４の入カデータ２１２
が確定した後にクロック２ｌ３がフリップフロップ回路
に入力されることを示しているので、メモリセル２０５
から読み出した値は、常に正確にフリップフロップ回路
２０４でラッチできることがわかる。
２は、プリチャージ期間中は両方とも同じハイの状態に
ブリチャージされ、論理和回路２０３の出力はロウとな
る。プリチャージが終了し、アドレスデコーダ２０８に
よって、ワード線２０７が選択されると、メモリセル２
０５の内容が読み出される。このとき、メモリセル２０
５の内容が”０”の場合には、正論理のデータ線２０１
がロウ、負論理のデータ線２０２がハイとなり、インバ
ータ回路２１０および２１１の出力はそれぞれハイとロ
ウになる。すると、論理和回路２０３の出力、すなわち
、フリップフロップ回路２０４のクロック２１３はロウ
からハイへと変化する。フリップフロップ回路２０４の
入カデータ２１２は、フリップフロップ回路２０４のク
ロック２１３と比較すると、クロック２１３の方が論理
和回路２０３のゲート遅延時間だけ遅延する。このこと
は、フリ・ツブフロップ回路２０４の入カデータ２１２
が確定した後にクロック２ｌ３がフリップフロップ回路
に入力されることを示しているので、メモリセル２０５
から読み出した値は、常に正確にフリップフロップ回路
２０４でラッチできることがわかる。
なお、メモリセルの内容が″′１”の場合でも上記と同
様の効果が得られる。また、プリチャージレベルがハイ
でない場合でもインバータ回路２０９，２１０のしきい
値をプリチャージレベルよりも低く設定することによっ
て上記と同様の効果が得られる。
様の効果が得られる。また、プリチャージレベルがハイ
でない場合でもインバータ回路２０９，２１０のしきい
値をプリチャージレベルよりも低く設定することによっ
て上記と同様の効果が得られる。
発明の効果
以上の説明から明かなように本発明によれば、出力デー
タを、出力データを読み出すデータ線の電位の状態遷移
を検出して発生させたクロックでラッチすることにより
、希望するデータを常に正確にラッチするメモリ回路が
実現できる。さらに回路構成も簡単に実現できるため、
その実用的効果は大きい。
タを、出力データを読み出すデータ線の電位の状態遷移
を検出して発生させたクロックでラッチすることにより
、希望するデータを常に正確にラッチするメモリ回路が
実現できる。さらに回路構成も簡単に実現できるため、
その実用的効果は大きい。
第１図は本発明の一実施例におけるメモリ回路の構成図
、第２図は本発明の一実施例におけるメモリ回路の回路
図、第３図は第２図の回路のタイミング図、第４図は従
来のメモリ回路の回路図、第５図は第４図の回路のタイ
ミング図である。 １０１ ，１０２ ，２０１ ，２０２・・・データ線
、１０４．２０４１・・フリップフロップ回路、１０５
，２０５・・・メモリセル、１０［ｉ、２０Ｂ・・・プ
リチャージ回路、！ＩＯ・・・データ線電位遷移検出回
路、２０３・・・論理和回路、２１０．２１１・・・・
・・インバータ回路。 代理人の氏名 弁理士 粟野重孝 はか１名落 １ 図 ６ ２ 図 第３図 第 図 グロフク
、第２図は本発明の一実施例におけるメモリ回路の回路
図、第３図は第２図の回路のタイミング図、第４図は従
来のメモリ回路の回路図、第５図は第４図の回路のタイ
ミング図である。 １０１ ，１０２ ，２０１ ，２０２・・・データ線
、１０４．２０４１・・フリップフロップ回路、１０５
，２０５・・・メモリセル、１０［ｉ、２０Ｂ・・・プ
リチャージ回路、！ＩＯ・・・データ線電位遷移検出回
路、２０３・・・論理和回路、２１０．２１１・・・・
・・インバータ回路。 代理人の氏名 弁理士 粟野重孝 はか１名落 １ 図 ６ ２ 図 第３図 第 図 グロフク
Claims (1)
- 相捕データ線をプリチャージし、データの読み出しによ
り生じる前記相補データ線の電位の変化を用いて発生さ
せたクロックで、前記相補データ線からの信号をラッチ
する回路を有することを特徴とするメモリ回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058337A JPH02236896A (ja) | 1989-03-10 | 1989-03-10 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058337A JPH02236896A (ja) | 1989-03-10 | 1989-03-10 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02236896A true JPH02236896A (ja) | 1990-09-19 |
Family
ID=13081505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058337A Pending JPH02236896A (ja) | 1989-03-10 | 1989-03-10 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02236896A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278294A (ja) * | 1991-03-06 | 1992-10-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH09259588A (ja) * | 1995-11-24 | 1997-10-03 | Lg Semicon Co Ltd | 半導体メモリの出力制御回路 |
-
1989
- 1989-03-10 JP JP1058337A patent/JPH02236896A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278294A (ja) * | 1991-03-06 | 1992-10-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH09259588A (ja) * | 1995-11-24 | 1997-10-03 | Lg Semicon Co Ltd | 半導体メモリの出力制御回路 |
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