JPH02237040A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02237040A JPH02237040A JP1056939A JP5693989A JPH02237040A JP H02237040 A JPH02237040 A JP H02237040A JP 1056939 A JP1056939 A JP 1056939A JP 5693989 A JP5693989 A JP 5693989A JP H02237040 A JPH02237040 A JP H02237040A
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- recess groove
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- voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
リセス溝を有する半導体装置に関し、
ゲート電圧ｖ．〉０での大電流化を行うことができ、か
つゲート電圧ｖ．〈０での高プレークダウン電圧化を行
うことができ、高出力化を実現することができる半導体
装置を提供することを目的とし、 ソース電極とドレイン電極間の半導体層にリセス溝を有
し、該リセス溝内にゲート電極を有する構造の半導体装
置において、ゲート電極が設けられた第１のリセス溝と
、該第１のリセス溝とドレイン電掻間の半導体層に設け
られた第２のリセス溝とを有するように構成する． 〔産業上の利用分野〕 本発明は、半導体装置に係り、詳しくは特に、高出力化
を実現することができる半導体装置に関する． 近年、ＧＨ．オーダのマイクロ波通信用デバイスとして
は、ＧａＡｓ等の化合物半導体を用い、ソース電極とド
レイン電極間に形成されたリセス溝内にゲート電極を有
する構造のＭＥＳ ＦＥＴ等の半導体装置が注目され
るようになってきている。
つゲート電圧ｖ．〈０での高プレークダウン電圧化を行
うことができ、高出力化を実現することができる半導体
装置を提供することを目的とし、 ソース電極とドレイン電極間の半導体層にリセス溝を有
し、該リセス溝内にゲート電極を有する構造の半導体装
置において、ゲート電極が設けられた第１のリセス溝と
、該第１のリセス溝とドレイン電掻間の半導体層に設け
られた第２のリセス溝とを有するように構成する． 〔産業上の利用分野〕 本発明は、半導体装置に係り、詳しくは特に、高出力化
を実現することができる半導体装置に関する． 近年、ＧＨ．オーダのマイクロ波通信用デバイスとして
は、ＧａＡｓ等の化合物半導体を用い、ソース電極とド
レイン電極間に形成されたリセス溝内にゲート電極を有
する構造のＭＥＳ ＦＥＴ等の半導体装置が注目され
るようになってきている。
（従来の技術）
第４図及び第５図は従来の半導体装置を説明する図であ
り、第４図は従来例の構造を示す断面図、第５図は従来
例のドレイン電圧（Ｖｏｓ）とドレイン電流（Ｉ０）と
の関係を示す図である。図示例の半導体装置はＧａＡｓ
−ＦＥＴに適用する場合である。
り、第４図は従来例の構造を示す断面図、第５図は従来
例のドレイン電圧（Ｖｏｓ）とドレイン電流（Ｉ０）と
の関係を示す図である。図示例の半導体装置はＧａＡｓ
−ＦＥＴに適用する場合である。
これらの図において、３１は例えば半絶縁性ＧａＡｓか
らなる基板、３２は例えばｉ−ＧａＡｓからなるバッフ
ァ層、３３は例えばｎ−ＧａＡｓからなる半導体層、３
４はリセス溝、３５は例えばＡｕＧｅ／ Ｎ ｉ ／
Ａ ｕ層からなるソース電極、３６は例えばＡ ｕ Ｇ
ｅ ／ Ｎ ｉ ／ Ａ ｕ層からなるドレイン電極
、３７は例えばＡ２からなるゲート電極、３８は例えば
Ｓｉ．Ｎ．からなるパッシベーション膜である。
らなる基板、３２は例えばｉ−ＧａＡｓからなるバッフ
ァ層、３３は例えばｎ−ＧａＡｓからなる半導体層、３
４はリセス溝、３５は例えばＡｕＧｅ／ Ｎ ｉ ／
Ａ ｕ層からなるソース電極、３６は例えばＡ ｕ Ｇ
ｅ ／ Ｎ ｉ ／ Ａ ｕ層からなるドレイン電極
、３７は例えばＡ２からなるゲート電極、３８は例えば
Ｓｉ．Ｎ．からなるパッシベーション膜である。
上記従来の半導体装置ではソース電極３５とドレ゛イン
電極３６間に流れる電流量の調節を、ゲート電極３７下
の半導体層３３に生じる空乏層の厚みをゲート電極３７
に印加する電圧を調整することで適宜調節して行ってい
る。ここではソース電極３５とドレイン電極３６間の半
導体層３３に形成されたリセス溝３４内にゲート電極３
７が形成されている。ここでのリセス溝″３４は主とし
て２つの機能を有しており、具体的には、半導体層３３
とゲート電極３７間のショソトキー接合面Ｓ部をＧａＡ
ｓからなる半導体層３３表面（Ｔ部）から遠ざけて表面
単位（これによって半導体層３３表面に空乏層が生じる
）の影響を少なくするという機能と、ショットキーメタ
ルのゲート電極３７近傍での異常な電界集中を制御する
という機能との２つの機能を有する。なお、ここでの空
乏層は半導体Ｎ３３とゲート電極３７間にのみ生じるの
ではなく、半導体層３３表面にまで伸びて生じている。
電極３６間に流れる電流量の調節を、ゲート電極３７下
の半導体層３３に生じる空乏層の厚みをゲート電極３７
に印加する電圧を調整することで適宜調節して行ってい
る。ここではソース電極３５とドレイン電極３６間の半
導体層３３に形成されたリセス溝３４内にゲート電極３
７が形成されている。ここでのリセス溝″３４は主とし
て２つの機能を有しており、具体的には、半導体層３３
とゲート電極３７間のショソトキー接合面Ｓ部をＧａＡ
ｓからなる半導体層３３表面（Ｔ部）から遠ざけて表面
単位（これによって半導体層３３表面に空乏層が生じる
）の影響を少なくするという機能と、ショットキーメタ
ルのゲート電極３７近傍での異常な電界集中を制御する
という機能との２つの機能を有する。なお、ここでの空
乏層は半導体Ｎ３３とゲート電極３７間にのみ生じるの
ではなく、半導体層３３表面にまで伸びて生じている。
したがって、動作特性を良好にするためには半導体層３
３とゲート電極３７間のショットキー接合面を半導体層
３３表面に生じている空乏層からできるだけ遠ざけたい
のである。リセス溝３４の効果は第４図に示すように、
主にリセス溝３４の深さｔ，とリセス溝３４底面端から
ゲート電極３７底面端までの距離Ｌ，Ｉによって決まり
、特にＬ．が重要である。このＬＲは通常０．４〜０．
７μｍである。高出力ＦＥＴを構成する場合、第５図に
示すように、大電流、高ブレークダウン電圧動作を有す
る。ここでＬ，ｔが小さい場合は、リセス溝３４内の表
面準位の影響が小さく、ゲート電圧ｖ，〉０でのドレイ
ン電流■。，がＡ１の如く大電流まで伸びるが、一方シ
ョットキーの逆方向耐圧が小さくなってしまい、ゲート
電圧ｖｒ．＜０でのプレークダウンのドレイン電圧Ｖ０
，がＡ２の如く小さくなる。なお、ここではゲート電圧
ｖＧ〉０でゲート電極３７に印加する電圧を太き《して
いくとゲート電極３７下の半導体層３３内に生じる空乏
層は小さくなる傾向にあり、ゲート電圧Ｖ，く０では大
きくなる傾向にある。また、ＬＲが大きい場合は、ショ
ットキー逆方向耐圧が大きくなり、ゲート電圧ＶＧ＜Ｏ
でのブレークダウンのドレイン電圧ＶＯＳが８２の如く
大きくなるがリセス溝３４内の表面準位の影響が大きく
なり、ゲート電圧ｖＧ＞Ｏでのドレイン電流■。，の伸
びがＢ１の如く小さくなる。
３とゲート電極３７間のショットキー接合面を半導体層
３３表面に生じている空乏層からできるだけ遠ざけたい
のである。リセス溝３４の効果は第４図に示すように、
主にリセス溝３４の深さｔ，とリセス溝３４底面端から
ゲート電極３７底面端までの距離Ｌ，Ｉによって決まり
、特にＬ．が重要である。このＬＲは通常０．４〜０．
７μｍである。高出力ＦＥＴを構成する場合、第５図に
示すように、大電流、高ブレークダウン電圧動作を有す
る。ここでＬ，ｔが小さい場合は、リセス溝３４内の表
面準位の影響が小さく、ゲート電圧ｖ，〉０でのドレイ
ン電流■。，がＡ１の如く大電流まで伸びるが、一方シ
ョットキーの逆方向耐圧が小さくなってしまい、ゲート
電圧ｖｒ．＜０でのプレークダウンのドレイン電圧Ｖ０
，がＡ２の如く小さくなる。なお、ここではゲート電圧
ｖＧ〉０でゲート電極３７に印加する電圧を太き《して
いくとゲート電極３７下の半導体層３３内に生じる空乏
層は小さくなる傾向にあり、ゲート電圧Ｖ，く０では大
きくなる傾向にある。また、ＬＲが大きい場合は、ショ
ットキー逆方向耐圧が大きくなり、ゲート電圧ＶＧ＜Ｏ
でのブレークダウンのドレイン電圧ＶＯＳが８２の如く
大きくなるがリセス溝３４内の表面準位の影響が大きく
なり、ゲート電圧ｖＧ＞Ｏでのドレイン電流■。，の伸
びがＢ１の如く小さくなる。
なお、第５図において、Ｃはｖ，＝０での■Ｄ３一Ｖ０
特性である。
特性である。
したがって、このような従来の半導体装置にあっては、
Ｌ．がおのずと決まってしまい、第５図に示す負荷線を
長くすることができず高出力化の限界に達しており、具
体的にはＡ１の如くゲート電圧ｖ，〉０での大電流化及
びＢ２の如くゲート電圧ＶＧ＜０での高ブレークダウン
電圧化を同時に行うことができないという問題があった
。
Ｌ．がおのずと決まってしまい、第５図に示す負荷線を
長くすることができず高出力化の限界に達しており、具
体的にはＡ１の如くゲート電圧ｖ，〉０での大電流化及
びＢ２の如くゲート電圧ＶＧ＜０での高ブレークダウン
電圧化を同時に行うことができないという問題があった
。
ここでゲート電圧ｖ６〉０で理想的なドレイン電流■。
，としては、理想的にはゲート電極３７下の半導体層３
３の厚み分に相当する電流を流したいのであるが、ゲー
ト電圧Ｖ．をプラス方向にいくら振っても半導体層３３
表面に生じている空乏層が小さくならないため大電流化
を行えなくなってしまうのである。そして、たとえ第５
図に示すＡ１の如＜ｖｅ＞ｏで大電流化を行ってもＶＧ
〈０においてＢ２でブレークダウンさせたいところがＡ
２でブレークダウンしてしまうのである．そこで本発明
は、ゲート電圧Ｖ，＞Ｑでの大電流化を行うことができ
、かつゲート電圧ｖ．＜０での高プレークダウン電圧化
を行うことができ、高出力化を実現することができる半
導体装置を提供することを目的としている。
３の厚み分に相当する電流を流したいのであるが、ゲー
ト電圧Ｖ．をプラス方向にいくら振っても半導体層３３
表面に生じている空乏層が小さくならないため大電流化
を行えなくなってしまうのである。そして、たとえ第５
図に示すＡ１の如＜ｖｅ＞ｏで大電流化を行ってもＶＧ
〈０においてＢ２でブレークダウンさせたいところがＡ
２でブレークダウンしてしまうのである．そこで本発明
は、ゲート電圧Ｖ，＞Ｑでの大電流化を行うことができ
、かつゲート電圧ｖ．＜０での高プレークダウン電圧化
を行うことができ、高出力化を実現することができる半
導体装置を提供することを目的としている。
本発明による半導体装置は上記目的達成のため、ソース
電極とドレイン電極間の半導体層にリセス溝を有し、該
リセス溝内にゲート電極を有する構造の半導体装置にお
いて、ゲート電極が設けられた第１のリセス溝と、該第
１のリセス溝とドレイン電極間の半導体層に設けられた
第２のリセス溝とを有するものである。
電極とドレイン電極間の半導体層にリセス溝を有し、該
リセス溝内にゲート電極を有する構造の半導体装置にお
いて、ゲート電極が設けられた第１のリセス溝と、該第
１のリセス溝とドレイン電極間の半導体層に設けられた
第２のリセス溝とを有するものである。
本発明は、ソース電極とドレイン電極間の半導体層に形
成されたゲート電極が設けられた第１のリセス溝と、第
１のリセス溝とドレイン電極間の半導体層に設けられた
第２のリセス溝とを有するように構成される． したがって、第２図に示すように、Ｘの如くゲ−ト電圧
■，〉０での大電流化を行うことができるようになり、
かつｙの如くゲート電圧ｖＧ＞Ｑでの高ブレークダウン
電圧化を行うことができるようになり、負荷線をＦ−ｆ
というように従来のものより長《することができるよう
になり、高出力化を実現することができるようになる。
成されたゲート電極が設けられた第１のリセス溝と、第
１のリセス溝とドレイン電極間の半導体層に設けられた
第２のリセス溝とを有するように構成される． したがって、第２図に示すように、Ｘの如くゲ−ト電圧
■，〉０での大電流化を行うことができるようになり、
かつｙの如くゲート電圧ｖＧ＞Ｑでの高ブレークダウン
電圧化を行うことができるようになり、負荷線をＦ−ｆ
というように従来のものより長《することができるよう
になり、高出力化を実現することができるようになる。
第１図〜第３図は本発明に係る半導体装置の一実施例を
説明する図であり、第１図は一実施例の構造を示す断面
図、第２図は一実施例の効果を説明する図、第３図（ａ
）〜（ｋ）は一実施例の製造工程を説明する図である。
説明する図であり、第１図は一実施例の構造を示す断面
図、第２図は一実施例の効果を説明する図、第３図（ａ
）〜（ｋ）は一実施例の製造工程を説明する図である。
これらの図において、ｌは例えば半絶縁性ＧａＡｓから
なる基板、２は例えばｉ−ＧａＡｓからなるバッファ層
、３は例えばｎ−ＧａＡｓからなる半導体層、．４ａ、
４ｂ，４ｃは例えばＳｉＯｚからなる絶縁膜、５ａ，５
ｂは例えばレジストからなるマスク層、６ａ，６ｂ，６
ｃ，５ｄ，６ｅ，６ｆは開口部、７ａは例えばＡｕＧｅ
層／Ｎｉ層／ Ａ ｕ ＠の３Ｎからなる金属層、７ｂ
は例えばＷＳｉ層／Ｔｉ層／ Ａ ｕ層の３層からなる
金属層、７ｃは例えばＡｕ等の鍍金からなる金属層、８
はソース電極、９はドレイン電極で、ソース電極８及び
ドレイン電極９は金属層７ａからなっている。
なる基板、２は例えばｉ−ＧａＡｓからなるバッファ層
、３は例えばｎ−ＧａＡｓからなる半導体層、．４ａ、
４ｂ，４ｃは例えばＳｉＯｚからなる絶縁膜、５ａ，５
ｂは例えばレジストからなるマスク層、６ａ，６ｂ，６
ｃ，５ｄ，６ｅ，６ｆは開口部、７ａは例えばＡｕＧｅ
層／Ｎｉ層／ Ａ ｕ ＠の３Ｎからなる金属層、７ｂ
は例えばＷＳｉ層／Ｔｉ層／ Ａ ｕ層の３層からなる
金属層、７ｃは例えばＡｕ等の鍍金からなる金属層、８
はソース電極、９はドレイン電極で、ソース電極８及び
ドレイン電極９は金属層７ａからなっている。
１０ａ，１０ｂはリセス溝で、リセス溝１０ａが本発明
に係る第１のリセス溝に該当し、リセス溝１０ｂが本発
明に係る第２のリセス溝に該当する。１１はゲート電極
で、金属層７ｂ、７Ｃからな，っている。
に係る第１のリセス溝に該当し、リセス溝１０ｂが本発
明に係る第２のリセス溝に該当する。１１はゲート電極
で、金属層７ｂ、７Ｃからな，っている。
１２は例えばＳ ｉ ｘ Ｎ４からなるパッシベーショ
ン膜である． なお、ここでは第１図に示すように、ゲート電極ｌ１底
面端からリセス溝１０ａ底面端までの距離Ｌ１を例えば
０．１〜０．３μｍ程度にして形成し、リセス溝１０ｂ
底面幅Ｌ■を例えば０．１〜３μｍ程度にして形成して
いる＊ＬＩＩとしては従来のし，Ｉよりも小さい方が好
ましい． 次に、その製造工程について説明する．まず、第３図（
ａ）に示すように、例えばｖＰＥ （Ｖａｐｏｕｒ Ｐ
ｈａｓｅ Ｅｐｉｔａｘｙ）法により半絶縁性ＧａＡｓ
基板ｌ上にｉ−ＧａＡｓ及びｎ−ＧａＡｓを順次エビタ
キシャル成長してｉ−ＧａＡｓバソファ層２及びｎ−Ｇ
ａＡｓ半導体層３を形成し、例えばＣＶＤ法により半導
体Ｎ３上にＳｉｎ．を堆積して絶縁膜４ａを形成した後
、レジストを絶縁膜４ａ上に塗布し、このレジストをバ
ターニングしてソース・ドレイン電極形成用のマスク層
５ａを形成する。この時、開口部６ａが形成される。
ン膜である． なお、ここでは第１図に示すように、ゲート電極ｌ１底
面端からリセス溝１０ａ底面端までの距離Ｌ１を例えば
０．１〜０．３μｍ程度にして形成し、リセス溝１０ｂ
底面幅Ｌ■を例えば０．１〜３μｍ程度にして形成して
いる＊ＬＩＩとしては従来のし，Ｉよりも小さい方が好
ましい． 次に、その製造工程について説明する．まず、第３図（
ａ）に示すように、例えばｖＰＥ （Ｖａｐｏｕｒ Ｐ
ｈａｓｅ Ｅｐｉｔａｘｙ）法により半絶縁性ＧａＡｓ
基板ｌ上にｉ−ＧａＡｓ及びｎ−ＧａＡｓを順次エビタ
キシャル成長してｉ−ＧａＡｓバソファ層２及びｎ−Ｇ
ａＡｓ半導体層３を形成し、例えばＣＶＤ法により半導
体Ｎ３上にＳｉｎ．を堆積して絶縁膜４ａを形成した後
、レジストを絶縁膜４ａ上に塗布し、このレジストをバ
ターニングしてソース・ドレイン電極形成用のマスク層
５ａを形成する。この時、開口部６ａが形成される。
次に、第３図（ｂ）に示すように、例えばＨ Ｆ液とＮ
ＨＦＳ液の混合溶液（ＨＦ ： ＮＨＩ’ｌ ＝１：１
０）によるウェットエッチングによりマスクＮ５ａをマ
スクとして開口部６ａ内の絶縁膜４ａを選択的にエッチ
ングして半導体層３を露出させた後、全面に金属層７ａ
を形成する。金属Ｎ ７ ａは具体的には、例えば藩着
法により層厚が例えば４００人のＡｕＧｅ層、層厚が例
えば１００人のＮｉ層及び層厚が例えば１５００人のＡ
ｕＮを順次形成した３層のＡｕＧｅ層／ Ｎ ｉ Ｊｉ
／ Ａ ｕ ＩＩ３からなっている。
ＨＦＳ液の混合溶液（ＨＦ ： ＮＨＩ’ｌ ＝１：１
０）によるウェットエッチングによりマスクＮ５ａをマ
スクとして開口部６ａ内の絶縁膜４ａを選択的にエッチ
ングして半導体層３を露出させた後、全面に金属層７ａ
を形成する。金属Ｎ ７ ａは具体的には、例えば藩着
法により層厚が例えば４００人のＡｕＧｅ層、層厚が例
えば１００人のＮｉ層及び層厚が例えば１５００人のＡ
ｕＮを順次形成した３層のＡｕＧｅ層／ Ｎ ｉ Ｊｉ
／ Ａ ｕ ＩＩ３からなっている。
次に、第３図（Ｃ）に示すように、リフトオフ？により
マスクＮ５ａを除去してソース電極８及びドレイン電極
９を形成する。この時、マスク層５ａ上の金属１５ ７
ａも除去される。次いで、例えばＨＦ液とＮＨＦ，液
の混合溶液（ＨＦ：ＮＨＦ３＝ １ ： １０）による
ウェットエッチングにより絶縁＃４ａを除去した後、例
えば４５０℃の熱処理をしてソース電極８及びドレイン
電極９のオーミックコンタクト化を行う。次いで、例え
ばＣＶＤ法によりソース電極８及びドレイン電極９を覆
うようにＳｉＯ■を堆積して膜厚が３０００人の絶縁膜
４ｂを形成した後、レジストを絶縁膜４ｂ上に塗布し、
このレジストを例えばＥＢ露光でパターニングしてリセ
ス溝形成用のマスクｊＷ５ｂを形成する。この時、幅が
例えば０．９μｍの開口部６ｂ及び幅が例えば０．３μ
ｍの開口部６ｃが形成される。
マスクＮ５ａを除去してソース電極８及びドレイン電極
９を形成する。この時、マスク層５ａ上の金属１５ ７
ａも除去される。次いで、例えばＨＦ液とＮＨＦ，液
の混合溶液（ＨＦ：ＮＨＦ３＝ １ ： １０）による
ウェットエッチングにより絶縁＃４ａを除去した後、例
えば４５０℃の熱処理をしてソース電極８及びドレイン
電極９のオーミックコンタクト化を行う。次いで、例え
ばＣＶＤ法によりソース電極８及びドレイン電極９を覆
うようにＳｉＯ■を堆積して膜厚が３０００人の絶縁膜
４ｂを形成した後、レジストを絶縁膜４ｂ上に塗布し、
このレジストを例えばＥＢ露光でパターニングしてリセ
ス溝形成用のマスクｊＷ５ｂを形成する。この時、幅が
例えば０．９μｍの開口部６ｂ及び幅が例えば０．３μ
ｍの開口部６ｃが形成される。
次に、第３図（ｄ）に示すように、例えばＣＦ．ガスと
ＣＨＦ３ガスの混合ガスによるＲＩＥ法によりマスク層
５ｂをマスクとして開口部６ｂ、６Ｃ内の絶縁膜４ｂを
選択的にエソチングして半導体層３を露出させる。この
時、リセス溝形成用の？口部６ｄ、６ｅが形成される。
ＣＨＦ３ガスの混合ガスによるＲＩＥ法によりマスク層
５ｂをマスクとして開口部６ｂ、６Ｃ内の絶縁膜４ｂを
選択的にエソチングして半導体層３を露出させる。この
時、リセス溝形成用の？口部６ｄ、６ｅが形成される。
次に、第３図（ｅ）に示すように、例えばＨ２０■液と
ＨＦ液と■１２０液の混合溶液によるウェットエソチン
グによりマスク層５ｂ及び絶縁膜４ｂをマスクとして開
口部６ｄ、６ｅ内の半導体層３を選択的にエッチングし
てリセス溝１０ａ，１０ｂを形成する。次いで、マスク
Ｎ５ｂを除去する。
ＨＦ液と■１２０液の混合溶液によるウェットエソチン
グによりマスク層５ｂ及び絶縁膜４ｂをマスクとして開
口部６ｄ、６ｅ内の半導体層３を選択的にエッチングし
てリセス溝１０ａ，１０ｂを形成する。次いで、マスク
Ｎ５ｂを除去する。
次に、第３図（ｆ）に示すように、例えばＣｖＤ法によ
り全面にＳｉｎ．を堆積して膜厚が３０００人の絶縁膜
４Ｃを形成する。
り全面にＳｉｎ．を堆積して膜厚が３０００人の絶縁膜
４Ｃを形成する。
次に、第３図（ｇ）に示すように、例えばＳ Ｆ ｈガ
スによるＲＩＥ法によりリセス１１０ａ内の半導体Ｎ３
が露出するまで絶縁膜４Ｃをエッチングする。この時、
リセス溝１０ａ側壁部とリセス溝１０ｂ内にはエッチン
グされなかった絶縁膜４Ｃが残る。
スによるＲＩＥ法によりリセス１１０ａ内の半導体Ｎ３
が露出するまで絶縁膜４Ｃをエッチングする。この時、
リセス溝１０ａ側壁部とリセス溝１０ｂ内にはエッチン
グされなかった絶縁膜４Ｃが残る。
次に、第３図（ｈ）に示すように、リセス溝１０ａ内の
半導体層３とコンタクトを採るように金属層７ｂを形成
する。金属Ｎ１ｂは具体的には、例えばスパッタ法によ
りｒｖｊ．厚が例えば１５００人のＷＳｌ層を形成した
後、例えば蒸着法によりＷＳｉ層上に層厚が例えば２０
０人のＴｉＪｉＪ及び層厚が例えば１０００人のＡｕＪ
ｉｉを順次形成した３ＮのＷＳｉｉ／ＴｉＪｉＷ／Ａｕ
Ｈからなっている。次いでレジストを金属ＪＷ？ｂ上に
塗布し、このレジストをパタニングしてオーバーゲート
形成用のマスク層５Ｃを形成する。この時、開口部６ｆ
が形成される。
半導体層３とコンタクトを採るように金属層７ｂを形成
する。金属Ｎ１ｂは具体的には、例えばスパッタ法によ
りｒｖｊ．厚が例えば１５００人のＷＳｌ層を形成した
後、例えば蒸着法によりＷＳｉ層上に層厚が例えば２０
０人のＴｉＪｉＪ及び層厚が例えば１０００人のＡｕＪ
ｉｉを順次形成した３ＮのＷＳｉｉ／ＴｉＪｉＷ／Ａｕ
Ｈからなっている。次いでレジストを金属ＪＷ？ｂ上に
塗布し、このレジストをパタニングしてオーバーゲート
形成用のマスク層５Ｃを形成する。この時、開口部６ｆ
が形成される。
次に、第３図（ｉ）に示すように、マスク層５Ｃをマス
クとして金属層７ｂとコンタクトを採るようにＡｕ鍍金
にてオーバーゲートとしての金属層７Ｃを形成する。
クとして金属層７ｂとコンタクトを採るようにＡｕ鍍金
にてオーバーゲートとしての金属層７Ｃを形成する。
次に、第３図（ｊ）に示すように、マスク層５Ｃを除去
した後、金属層７ｃをマスクにして金属Ｗｉ７ｂを選択
的にエッチングして金属Ｊｉ７ｂ、７Ｃからなるゲート
電極ｌ１を形成する．この時、絶縁膜４ｂ、４Ｃが露出
される。金属層７ｂの除去は具体的には、例えばＡｒガ
スによるイオンミリングにより金属ＩＪ７ｂを構成する
最上層のＡ１Ｎを除去し、例えばＣＦ４ガスと０２ガス
によるＲＩＥ法により金属層７ｂを構成する２層目、３
層目のＴｉＮ及びＷＳｉ層を順次除去することによって
達成できる。
した後、金属層７ｃをマスクにして金属Ｗｉ７ｂを選択
的にエッチングして金属Ｊｉ７ｂ、７Ｃからなるゲート
電極ｌ１を形成する．この時、絶縁膜４ｂ、４Ｃが露出
される。金属層７ｂの除去は具体的には、例えばＡｒガ
スによるイオンミリングにより金属ＩＪ７ｂを構成する
最上層のＡ１Ｎを除去し、例えばＣＦ４ガスと０２ガス
によるＲＩＥ法により金属層７ｂを構成する２層目、３
層目のＴｉＮ及びＷＳｉ層を順次除去することによって
達成できる。
そして、例えばＨ Ｆ液とＮ Ｈ Ｆ ｊ液の混合溶液
（ＨＦ ： ＮＨＦ３ ＝ １ ：ｌＯ）によるウェッ
トエッチングによりゲート電極１１をマスクとして絶縁
膜４ｂ，４ｃを全て除去した後、例えば光ＣＶＤ法によ
り全面にＳｉ３Ｎ，を堆積して膜厚が例えば５００人の
パフシベーション膜１２を形成することにより第３図（
ｋ）に示すような構造の半導体装置が完成する。
（ＨＦ ： ＮＨＦ３ ＝ １ ：ｌＯ）によるウェッ
トエッチングによりゲート電極１１をマスクとして絶縁
膜４ｂ，４ｃを全て除去した後、例えば光ＣＶＤ法によ
り全面にＳｉ３Ｎ，を堆積して膜厚が例えば５００人の
パフシベーション膜１２を形成することにより第３図（
ｋ）に示すような構造の半導体装置が完成する。
すなわち、上記実施例では、第１図に示すように、ソー
ス電極８とドレイン電極９間の半導体層３に従来のもの
と同様、ゲート電極１１を有するリセス溝１０ａを形成
しているが、このゲート電極１ｌを有するリセス溝１０
ａとドレイン電極９間の半導体Ｎ３に更にリセス溝１０
ｂを１個設けて構成したので、第２図に示すように、Ｘ
の如くゲート電圧■，〉０での大電流化を行うことがで
き、かっｙの如《ゲート電圧Ｖ，＜Ｑでの高プレークダ
ウン電圧化を行うことができ、負荷線をＦ−ｆというよ
うに従来のものよりも長くすることができ、高？力化を
実現することができる。
ス電極８とドレイン電極９間の半導体層３に従来のもの
と同様、ゲート電極１１を有するリセス溝１０ａを形成
しているが、このゲート電極１ｌを有するリセス溝１０
ａとドレイン電極９間の半導体Ｎ３に更にリセス溝１０
ｂを１個設けて構成したので、第２図に示すように、Ｘ
の如くゲート電圧■，〉０での大電流化を行うことがで
き、かっｙの如《ゲート電圧Ｖ，＜Ｑでの高プレークダ
ウン電圧化を行うことができ、負荷線をＦ−ｆというよ
うに従来のものよりも長くすることができ、高？力化を
実現することができる。
ここで、Ｘの如くゲート電圧ｖＧ〉０での大電流化を行
うことができるのは、ゲート電極１１と半導体Ｎ３間の
ショットキー接合面Ｓ１に存在する空乏Ｎ（表面単位）
を従来の第４図に示すＬ．→Ｌ＋ｕ ＣＬｔｉ ＜ Ｌ
＋ｕ）というように小さくすることができ、リセス溝１
０ｂを設けたことによって従来影響を受けていた半導体
Ｎ３表面に生じている空乏層の領域をＬＲｇ幅の領域と
ういうように減らすことができることによって達成する
ことができるのである。
うことができるのは、ゲート電極１１と半導体Ｎ３間の
ショットキー接合面Ｓ１に存在する空乏Ｎ（表面単位）
を従来の第４図に示すＬ．→Ｌ＋ｕ ＣＬｔｉ ＜ Ｌ
＋ｕ）というように小さくすることができ、リセス溝１
０ｂを設けたことによって従来影響を受けていた半導体
Ｎ３表面に生じている空乏層の領域をＬＲｇ幅の領域と
ういうように減らすことができることによって達成する
ことができるのである。
また、大電流化と同時にゲート電圧Ｖｅ＜０での高ブレ
ークダウン電圧化を行うことができるのは、Ｌｌｌｌの
領域とＬ■の領域で電界集中が生じるのであるがＬ■の
領域での電界集中がしわの領域での電界集中によって緩
和されるために達成することができるのである． したがって、高出力化を実現することができるのである
． なお、上記実施例では、第１図に示すように、ゲート電
極１１を有するリセス溝１０ａとドレイン電極９間の半
導体層３に更にリセス溝１０ｂを１個設ける場合につい
て説明したが、本発明はこれに限定されるものではなく
、ゲート電極１１を有するリセス溝１０ａとドレイン電
極９間の半導体ＪＷ３に更にリセス溝１０ｂを少なくと
も１個以上設ける場合であればよく、更にリセス溝１０
ｂを２個あるいは３個設ける場合であってもよい。
ークダウン電圧化を行うことができるのは、Ｌｌｌｌの
領域とＬ■の領域で電界集中が生じるのであるがＬ■の
領域での電界集中がしわの領域での電界集中によって緩
和されるために達成することができるのである． したがって、高出力化を実現することができるのである
． なお、上記実施例では、第１図に示すように、ゲート電
極１１を有するリセス溝１０ａとドレイン電極９間の半
導体層３に更にリセス溝１０ｂを１個設ける場合につい
て説明したが、本発明はこれに限定されるものではなく
、ゲート電極１１を有するリセス溝１０ａとドレイン電
極９間の半導体ＪＷ３に更にリセス溝１０ｂを少なくと
も１個以上設ける場合であればよく、更にリセス溝１０
ｂを２個あるいは３個設ける場合であってもよい。
本発明によれば、ゲート電圧Ｖ，＞Ｑでの大電流化を行
うことができ、かつゲート電圧■。く０での高プレーク
ダウン電圧化を行うことができ、高出力化を実現するこ
とができるという効果ある。
うことができ、かつゲート電圧■。く０での高プレーク
ダウン電圧化を行うことができ、高出力化を実現するこ
とができるという効果ある。
第１図〜第３図は本発明に係る半導体装置の一実施例を
説明する図であり、 第１図は一実施例の構造を示す断面図、第２図は一実施
例の効果を説明する図、第３図は一実施例の製造工程を
説明する図、第４図は従来例の構造を示す断面図、 第５図は従来例のドレイン電圧（Ｖ■）とドレイン電流
（■。，）との関係を示す図である．ｌ・・・・・・基
板、 ２・・・・・・バフファ層、 ３・・・・・・ｎ ＧａＡｓ半導体層、８・・・・・
・ソース電極、 ９・・・・・・ドレイン電極、 ｌＱａ，１０ｂ・・・・・・リセス溝、ｌ１・・・・・
・ゲート電極． ー実施例の製造工程を説明する図 第３図 一実施例の製造工程を説明する図 第３図 一実施例の裂造工程を説明する図 第３図 第 図 従来例のドレイ４圧（ Ｖｏｓ ）とドレイ４流（ｌｏ
ｓ）との関係を示す図笛 ら Ｍ
説明する図であり、 第１図は一実施例の構造を示す断面図、第２図は一実施
例の効果を説明する図、第３図は一実施例の製造工程を
説明する図、第４図は従来例の構造を示す断面図、 第５図は従来例のドレイン電圧（Ｖ■）とドレイン電流
（■。，）との関係を示す図である．ｌ・・・・・・基
板、 ２・・・・・・バフファ層、 ３・・・・・・ｎ ＧａＡｓ半導体層、８・・・・・
・ソース電極、 ９・・・・・・ドレイン電極、 ｌＱａ，１０ｂ・・・・・・リセス溝、ｌ１・・・・・
・ゲート電極． ー実施例の製造工程を説明する図 第３図 一実施例の製造工程を説明する図 第３図 一実施例の裂造工程を説明する図 第３図 第 図 従来例のドレイ４圧（ Ｖｏｓ ）とドレイ４流（ｌｏ
ｓ）との関係を示す図笛 ら Ｍ
Claims (1)
- 【特許請求の範囲】 ソース電極とドレイン電極間の半導体層にリセス溝を
有し、該リセス溝内にゲート電極を有する構造の半導体
装置において、 ゲート電極が設けられた第１のリセス溝と、該第１のリ
セス溝とドレイン電極間の半導体層に設けられた第２の
リセス溝とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056939A JPH02237040A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056939A JPH02237040A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237040A true JPH02237040A (ja) | 1990-09-19 |
Family
ID=13041505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056939A Pending JPH02237040A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237040A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06260509A (ja) * | 1993-03-03 | 1994-09-16 | Nec Corp | 半導体装置の製造方法 |
| EP0664567A1 (fr) * | 1994-01-25 | 1995-07-26 | Thomson-Csf Semiconducteurs Specifiques | Transistor de puissance microondes à double creusement, et son procédé de fabrication |
| US5449932A (en) * | 1993-05-26 | 1995-09-12 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having gate and source regions in recesses |
| EP0735593A1 (en) * | 1995-03-30 | 1996-10-02 | Murata Manufacturing Co., Ltd. | MESFET with recessed gate and method for producing same |
-
1989
- 1989-03-09 JP JP1056939A patent/JPH02237040A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06260509A (ja) * | 1993-03-03 | 1994-09-16 | Nec Corp | 半導体装置の製造方法 |
| US5449932A (en) * | 1993-05-26 | 1995-09-12 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having gate and source regions in recesses |
| EP0664567A1 (fr) * | 1994-01-25 | 1995-07-26 | Thomson-Csf Semiconducteurs Specifiques | Transistor de puissance microondes à double creusement, et son procédé de fabrication |
| FR2715505A1 (fr) * | 1994-01-25 | 1995-07-28 | Thomson Csf Semiconducteurs | Transistor de puissance microondes à double creusement, et son procédé de fabrication. |
| EP0735593A1 (en) * | 1995-03-30 | 1996-10-02 | Murata Manufacturing Co., Ltd. | MESFET with recessed gate and method for producing same |
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