JPS61263168A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS61263168A JPS61263168A JP60104614A JP10461485A JPS61263168A JP S61263168 A JPS61263168 A JP S61263168A JP 60104614 A JP60104614 A JP 60104614A JP 10461485 A JP10461485 A JP 10461485A JP S61263168 A JPS61263168 A JP S61263168A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate electrode
- effect transistor
- gate
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は超高周波帯で動作するＧａＡｓシ璽ットキ障壁
電界効果トランジスタ（以下、ＧａＡｓＭＥＳＰＥＴと
称する）に関し、ＩＶｊにゲート抵抗およびそのコンタ
クト抵抗を低減して素子の高信頼化を図ったＧａＡｓＭ
ＥＳＦＥＴＫ関する。
電界効果トランジスタ（以下、ＧａＡｓＭＥＳＰＥＴと
称する）に関し、ＩＶｊにゲート抵抗およびそのコンタ
クト抵抗を低減して素子の高信頼化を図ったＧａＡｓＭ
ＥＳＦＥＴＫ関する。
超高周波帯で動作するＧａＡｓＭＥＳＦＥＴ、％ｉＣ高
出力ＧａＡｓＭＥＳＦＥＴでは高出力化の進展に伴なっ
て性能および信頼度の向上が要求されておシ、とシわけ
大きな要因となるゲー）！極の材料、構造、製造プロセ
ス１ｍ々の改良が加えられている。たとえば、第３図に
示すＧａＡｓＭＥＳＦＥＴＱ。
出力ＧａＡｓＭＥＳＦＥＴでは高出力化の進展に伴なっ
て性能および信頼度の向上が要求されておシ、とシわけ
大きな要因となるゲー）！極の材料、構造、製造プロセ
ス１ｍ々の改良が加えられている。たとえば、第３図に
示すＧａＡｓＭＥＳＦＥＴＱ。
のように、ゲート電極４ＡをＴｉ層６ＡとＡｌ１５人の
２層構造とすることもその一つであシ、このゲート電極
構造によってＧａＡｓＭＥＳＦＥＴの高信頼度化を達成
している。人お、同図において、１は半絶縁性ＧａＡｓ
基板、２はＱ ａ Ａ ｓ活性層、８゜９は夫々ソース
電極、ドレイン電極である。
２層構造とすることもその一つであシ、このゲート電極
構造によってＧａＡｓＭＥＳＦＥＴの高信頼度化を達成
している。人お、同図において、１は半絶縁性ＧａＡｓ
基板、２はＱ ａ Ａ ｓ活性層、８゜９は夫々ソース
電極、ドレイン電極である。
前述した構造のゲート電極では、高温の熱履歴を経ると
、Ｔｉ層６ＡとＡノ層５Ａとで両者の合金層Ｔｉ−Ａｌ
３が生成され易い。このＴｉ−Ａｌｓ合金は純粋表ＡＩ
に比較して２〜５倍の抵抗を有し、これがためにゲート
抵抗（Ｒｇ）が増大してＧａＡｓＭＥＳＦＥＴの性能が
低下されるおそれがある。％に、１２ＧＨｚ以上の周波
数で使用されるＧａＡｓＭＥＳＦＥＴではゲート長が０
．５／Ｊｍ以下とされるため、 Ｔ ｊ−Ａｌｓ合金に
よるゲート抵抗の増大は素子の性能に極めて大きな影響
を及はすことになる。
、Ｔｉ層６ＡとＡノ層５Ａとで両者の合金層Ｔｉ−Ａｌ
３が生成され易い。このＴｉ−Ａｌｓ合金は純粋表ＡＩ
に比較して２〜５倍の抵抗を有し、これがためにゲート
抵抗（Ｒｇ）が増大してＧａＡｓＭＥＳＦＥＴの性能が
低下されるおそれがある。％に、１２ＧＨｚ以上の周波
数で使用されるＧａＡｓＭＥＳＦＥＴではゲート長が０
．５／Ｊｍ以下とされるため、 Ｔ ｊ−Ａｌｓ合金に
よるゲート抵抗の増大は素子の性能に極めて大きな影響
を及はすことになる。
一方、ゲート電極４Ａの上一部には通常ケートボンディ
ング用電極が接続されるが、ここにり゛１−ＡＩ合金層
が存在しているとコンタクト抵抗が増大され、性能が低
下される原因となる。このため、Ｔｉ−Ａｌ５合金層を
除去した上で純粋力Ａｌとのコンタクトを行なうことが
考えられるが、１１層６Ａの形成等のプロセス変動時に
よって１１層６ＡおよびＴｉ−Ａｌｚ合金層の膜厚等は
必ずしも一定ではないため、Ｔｉ−Ａｌ３のみを除去す
ることは困難であシ、実際に適用することは難かしい。
ング用電極が接続されるが、ここにり゛１−ＡＩ合金層
が存在しているとコンタクト抵抗が増大され、性能が低
下される原因となる。このため、Ｔｉ−Ａｌ５合金層を
除去した上で純粋力Ａｌとのコンタクトを行なうことが
考えられるが、１１層６Ａの形成等のプロセス変動時に
よって１１層６ＡおよびＴｉ−Ａｌｚ合金層の膜厚等は
必ずしも一定ではないため、Ｔｉ−Ａｌ３のみを除去す
ることは困難であシ、実際に適用することは難かしい。
〔問題点を解決するための手段〕
本発明は以上の問題点を解決するために、ゲート電極を
Ａ ｌ ／ ’ｌ’ ｉ ／ Ａ ｌの３層構造とし、
史に上。
Ａ ｌ ／ ’ｌ’ ｉ ／ Ａ ｌの３層構造とし、
史に上。
下のＡＩＩＷｉを合わせた膜厚をＴｉ層よシも十分に厚
く形成している。これによシ、Ｔｉ−Ａｌ＠合金層が形
成された場合にも、ゲート電極の抵抗の増大を抑制し、
かつゲートボンティング用電極とのコンタクト抵抗を低
減して性能の向上を達成する０〔実施例〕 次に１本発明について図面を参照して説明する。
く形成している。これによシ、Ｔｉ−Ａｌ＠合金層が形
成された場合にも、ゲート電極の抵抗の増大を抑制し、
かつゲートボンティング用電極とのコンタクト抵抗を低
減して性能の向上を達成する０〔実施例〕 次に１本発明について図面を参照して説明する。
第１図は本発明の一実施例を示しておシ、半絶縁性Ｇａ
Ａｓ基板ｌ上Ｋ Ｎ 盤ＧａＡｓ活性層２を有し、ここ
にリセス３を形成した上でショットキ障壁を形成するゲ
ート電極４を形成している。また、リセス３の両側には
オーミック接触を形成するソース電極８およびドレイン
電＆９を夫々形成してＧａＡｓＭＥ８ＦＥＴＱを構成し
ている。
Ａｓ基板ｌ上Ｋ Ｎ 盤ＧａＡｓ活性層２を有し、ここ
にリセス３を形成した上でショットキ障壁を形成するゲ
ート電極４を形成している。また、リセス３の両側には
オーミック接触を形成するソース電極８およびドレイン
電＆９を夫々形成してＧａＡｓＭＥ８ＦＥＴＱを構成し
ている。
前記ゲートを極４は下層のＡｌ層５．中間層のＴｉ層６
および上層のＡ７層７とで３層に構成しておシ１％に上
、下層の各Ａｌ層５．７を合わせた膜厚はＴｉ層６の膜
厚よシも十分に厚くなるように構成している。そして１
図外のゲートボンディング用電極は上層のＡｌ層７の上
面においてコンタクトを取っている。
および上層のＡ７層７とで３層に構成しておシ１％に上
、下層の各Ａｌ層５．７を合わせた膜厚はＴｉ層６の膜
厚よシも十分に厚くなるように構成している。そして１
図外のゲートボンディング用電極は上層のＡｌ層７の上
面においてコンタクトを取っている。
前記構成のＧａＡｓＭＥＳＦＥＴの製造方法を第２図（
５）〜（匂を用いて説明する。
５）〜（匂を用いて説明する。
先ず、第２図（８）のように１半絶縁性ＧａＡｓ基板ｌ
上にエピタキシャル成長によってＮ型ＧａＡｓ 活性７
１２を形成し、かつこれをリン酸系エッチャントでメサ
カットして一つの素子領域を画成する。
上にエピタキシャル成長によってＮ型ＧａＡｓ 活性７
１２を形成し、かつこれをリン酸系エッチャントでメサ
カットして一つの素子領域を画成する。
次いで、同図日のように、ＣＶＤ酸化膜１０．プラズマ
窒化膜１１を成長させ、フォトレジストを利用したフォ
トエツチング技術によシ前記ＣＶＤ酸化膜１０とプラズ
マ窒化膜１１をパターニングする。このとき、下層のＣ
ＶＤ酸化膜１ｏのみをサイドエツチングし、これをマス
クとしてＧａＡｓ活性層２表面をエツチングすることに
よシ同図（ｑのようにリセス３を形成する。
窒化膜１１を成長させ、フォトレジストを利用したフォ
トエツチング技術によシ前記ＣＶＤ酸化膜１０とプラズ
マ窒化膜１１をパターニングする。このとき、下層のＣ
ＶＤ酸化膜１ｏのみをサイドエツチングし、これをマス
クとしてＧａＡｓ活性層２表面をエツチングすることに
よシ同図（ｑのようにリセス３を形成する。
次いで前処理を行なった後、Ｅ−ガン蒸着機等を用いて
ＡＪ層５＋Ｔｉ＃６．Ａ４層７を同図−のように被着さ
せる。そして、リセス３内に被着されたゲート電極４と
なる部分を同図（Ｑのようにフォトレジスト１２で後い
、残ヤのＡＡ’層７．’Ｉ’ｉ層６．Ａｌ層５更にプラ
ズマ窒化膜１１ 、 ＣＶＤｋ化［ｘｏを除去し、その
後に７ｔトレジスト１２を除去する。
ＡＪ層５＋Ｔｉ＃６．Ａ４層７を同図−のように被着さ
せる。そして、リセス３内に被着されたゲート電極４と
なる部分を同図（Ｑのようにフォトレジスト１２で後い
、残ヤのＡＡ’層７．’Ｉ’ｉ層６．Ａｌ層５更にプラ
ズマ窒化膜１１ 、 ＣＶＤｋ化［ｘｏを除去し、その
後に７ｔトレジスト１２を除去する。
なお、以上の工程の後あるいはこれとオーバラップする
ようＫしてリセス３の両側にソース電極８とドレイン電
極９を形成するが、この説明は省略する。
ようＫしてリセス３の両側にソース電極８とドレイン電
極９を形成するが、この説明は省略する。
以上の構成のＧａＡｓＭＥ８ＦＥＴＱによれば、ゲート
電極４の上、下の各Ａｌ層５・７と’ｌ’ ｉ ＠ ５
との間でＴｉ−Ａｄ＠合金が形成されたとしても、各Ａ
ｌ＃５．７を合わせた厚さをＴｉ層６よシも十分に厚く
構成しているためＫＡＪＡ７層５の厚さ方向の大部分は
純ＡＪ層として残されることにカシ、ゲート電極４とし
ての抵抗の増大は極めて訃ない。また、ゲート電極４０
上面は純ＡＩ層として保たれるためにケートボンティン
グ用電極とのコンタク）においても低抵抗に保持される
。
電極４の上、下の各Ａｌ層５・７と’ｌ’ ｉ ＠ ５
との間でＴｉ−Ａｄ＠合金が形成されたとしても、各Ａ
ｌ＃５．７を合わせた厚さをＴｉ層６よシも十分に厚く
構成しているためＫＡＪＡ７層５の厚さ方向の大部分は
純ＡＪ層として残されることにカシ、ゲート電極４とし
ての抵抗の増大は極めて訃ない。また、ゲート電極４０
上面は純ＡＩ層として保たれるためにケートボンティン
グ用電極とのコンタク）においても低抵抗に保持される
。
したがって、超高周波ＧａＡｓＭＥＳＦＥＴのように、
ゲート電極４の長さを０．５μｍ以下に形成する場合で
もゲート抵抗およびコンタクト抵抗を小さくでき、素子
の性能および信頼度を向上できる。
ゲート電極４の長さを０．５μｍ以下に形成する場合で
もゲート抵抗およびコンタクト抵抗を小さくでき、素子
の性能および信頼度を向上できる。
なお、Ａｌ層、Ｔｉ層６．Ａｌ鳥７の各厚さは素子に擬
木される特性やゲート長等に応じて夫々好適な寸法に設
定できる。
木される特性やゲート長等に応じて夫々好適な寸法に設
定できる。
以上説明したように本発明はＧａＡｓＭＥ８ＦＥＴのゲ
ート電極をＡｌ／Ｔｉ／Ａｌｌの３層構造とし、更にＡ
７層の膜厚をＴｓ層に比較して十分に大きくしているの
で、Ｔｉ−Ａｌ５合金が形成されてもゲート抵抗の増加
を抑制し、かつ一方ではゲートボンティング用電極との
コンタクト抵抗を小さくできるので、例えばシロットキ
順方向特性の安定化尋素子の性能および信頼性の向上を
達成することができる効果がある。
ート電極をＡｌ／Ｔｉ／Ａｌｌの３層構造とし、更にＡ
７層の膜厚をＴｓ層に比較して十分に大きくしているの
で、Ｔｉ−Ａｌ５合金が形成されてもゲート抵抗の増加
を抑制し、かつ一方ではゲートボンティング用電極との
コンタクト抵抗を小さくできるので、例えばシロットキ
順方向特性の安定化尋素子の性能および信頼性の向上を
達成することができる効果がある。
第１図は本発明のＧａＡｓＭＥ８ＦＥＴ（Ｄ断面図、第
２図（８）〜（匂は製造方法を説明するための各工程の
断面図、第３図は従来構造の断面図である〇１・・・・
・・半絶縁性ＧａＡｓ基板、２・・・・・・ＧａＡｓ活
性層、３・・・・・・リセス、４・・・・・・ゲート電
極、５・・・・・・Ａｌ層、６・・・・・・Ｔｉ７ｍ、
７・・・・・・Ａｌ層、８・・・・・・ソース電極、９
・・・・・・ドレイン電極、１０・・・・・・ＣＶＤ酸
化膜、１１・・・・・・プラズマ窒化膜、、１２・・・
・・・フォトレジスト。 代理人 弁理士 内 原 音 ／−−−事絶珠柱のＡ５基板 、Ｓ、 ７．．５Ａ−
ＩＩ眉２−４ａ／４ｓ３ｔ３＆眉 ／；、／
Ａ−−−−−Ｔｉ層３−−−リセス
θ−−−ソぢぐ改極ダ、グａ−−−ケ゛−ト電極
２−−−ドしイシ酸本弥ｖ７２図 （Ａ） ｙ−−−−ｆ奪色龜４生Ｇａｋ８もス だ−−−
ＣｙＤ毅化月天２−−Ｏａｌｌｓ３占ｌＩ
／／−〜−アラス゛Ｙ窒化Ｄ（ｊ−−−−νセズ
２図（８）〜（匂は製造方法を説明するための各工程の
断面図、第３図は従来構造の断面図である〇１・・・・
・・半絶縁性ＧａＡｓ基板、２・・・・・・ＧａＡｓ活
性層、３・・・・・・リセス、４・・・・・・ゲート電
極、５・・・・・・Ａｌ層、６・・・・・・Ｔｉ７ｍ、
７・・・・・・Ａｌ層、８・・・・・・ソース電極、９
・・・・・・ドレイン電極、１０・・・・・・ＣＶＤ酸
化膜、１１・・・・・・プラズマ窒化膜、、１２・・・
・・・フォトレジスト。 代理人 弁理士 内 原 音 ／−−−事絶珠柱のＡ５基板 、Ｓ、 ７．．５Ａ−
ＩＩ眉２−４ａ／４ｓ３ｔ３＆眉 ／；、／
Ａ−−−−−Ｔｉ層３−−−リセス
θ−−−ソぢぐ改極ダ、グａ−−−ケ゛−ト電極
２−−−ドしイシ酸本弥ｖ７２図 （Ａ） ｙ−−−−ｆ奪色龜４生Ｇａｋ８もス だ−−−
ＣｙＤ毅化月天２−−Ｏａｌｌｓ３占ｌＩ
／／−〜−アラス゛Ｙ窒化Ｄ（ｊ−−−−νセズ
Claims (2)
- （１）半絶縁性ＧａＡｓ基板に形成した活性層上に抵抗
性接触のソース、ドレインの各電極と、整流性接触のゲ
ート電極とを夫々配設した電界効果トランジスタにおい
て、前記ゲート電極をＡｌ／Ｔｉ／Ａｌの３層構造に構
成したことを特徴とする電界効果トランジスタ。 - （２）上、下のＡｌ層を合わせた厚さをＴｉ層の厚さよ
りも十分に大きくしてなる特許請求の範囲第１項記載の
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60104614A JPS61263168A (ja) | 1985-05-16 | 1985-05-16 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60104614A JPS61263168A (ja) | 1985-05-16 | 1985-05-16 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61263168A true JPS61263168A (ja) | 1986-11-21 |
Family
ID=14385315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60104614A Pending JPS61263168A (ja) | 1985-05-16 | 1985-05-16 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263168A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0372635A (ja) * | 1989-03-16 | 1991-03-27 | Oki Electric Ind Co Ltd | 電界効果トランジスタのゲート電極形成方法 |
| JPH03177028A (ja) * | 1989-12-06 | 1991-08-01 | Nippon Mining Co Ltd | 半導体装置の製造方法 |
-
1985
- 1985-05-16 JP JP60104614A patent/JPS61263168A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0372635A (ja) * | 1989-03-16 | 1991-03-27 | Oki Electric Ind Co Ltd | 電界効果トランジスタのゲート電極形成方法 |
| JPH03177028A (ja) * | 1989-12-06 | 1991-08-01 | Nippon Mining Co Ltd | 半導体装置の製造方法 |
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