JPH02237062A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02237062A JPH02237062A JP1056048A JP5604889A JPH02237062A JP H02237062 A JPH02237062 A JP H02237062A JP 1056048 A JP1056048 A JP 1056048A JP 5604889 A JP5604889 A JP 5604889A JP H02237062 A JPH02237062 A JP H02237062A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法、特にスタティック形ＲＡＭの高
集積化した半導体メモリセルを有する半導体装置の改良
に関し、 メモリセルの寸法を減少でき、ＳＲＡＭの高集積化に適
した半導体装置の製造方法を提供することを目的とし、 ＳＲＡＭセルにおいて、第ＩＮ目導電層を形成する工程
と、該第１層目導電層をマスクとしてソース・ドレイン
拡散層を形成する工程と、その後〔産業上の利用分野〕 本発明は半導体装置の製造方法、特にスタティック形Ｒ
ＡＭ （以下、Ｓ Ｒ Ａ Ｍ （Ｓｔａｔｉｃ Ｒａ
ｎｄｏｍ＾ｃｃｅｓｓ Ｍｅｍｏｒｙ）と言う）の高集
積化した半導体メモリセルを有する半導体装置の改良に
関する。
集積化した半導体メモリセルを有する半導体装置の改良
に関し、 メモリセルの寸法を減少でき、ＳＲＡＭの高集積化に適
した半導体装置の製造方法を提供することを目的とし、 ＳＲＡＭセルにおいて、第ＩＮ目導電層を形成する工程
と、該第１層目導電層をマスクとしてソース・ドレイン
拡散層を形成する工程と、その後〔産業上の利用分野〕 本発明は半導体装置の製造方法、特にスタティック形Ｒ
ＡＭ （以下、Ｓ Ｒ Ａ Ｍ （Ｓｔａｔｉｃ Ｒａ
ｎｄｏｍ＾ｃｃｅｓｓ Ｍｅｍｏｒｙ）と言う）の高集
積化した半導体メモリセルを有する半導体装置の改良に
関する。
半導体メモリのうち、ＳＲＡＭは、任意の番地のデータ
の読出し及び書込みを同一サイクル時間で行え、所定の
電源電圧が維持されている限りデータが保持されるメモ
リである。このＳＲＡＭのメモリセルは、例えば、二つ
のインバータでフリップフロップを構成し、このフリッ
プフロップとビット線を接続するためにスイッチングト
ランジスタ２個を備えている．このメモリセルを構成す
るフリップフロップには種々の方式があるが、インバー
タの負荷としてポリシリコン抵抗を利用した高抵抗負荷
方式は、このポリシリコン抵抗をＭＯＳトランジスタの
上層に重ねて形成できるため、メモリセルサイズを小さ
くでき、微細化、高集積化に適している． 第７図は従来のメモリセルの平面図、第８図は第７図の
Ａ−Ａ”線断面図、第９図は第８図の部分拡大断面図で
ある。このメモリセルは、高抵抗負荷方式について示し
ている。
の読出し及び書込みを同一サイクル時間で行え、所定の
電源電圧が維持されている限りデータが保持されるメモ
リである。このＳＲＡＭのメモリセルは、例えば、二つ
のインバータでフリップフロップを構成し、このフリッ
プフロップとビット線を接続するためにスイッチングト
ランジスタ２個を備えている．このメモリセルを構成す
るフリップフロップには種々の方式があるが、インバー
タの負荷としてポリシリコン抵抗を利用した高抵抗負荷
方式は、このポリシリコン抵抗をＭＯＳトランジスタの
上層に重ねて形成できるため、メモリセルサイズを小さ
くでき、微細化、高集積化に適している． 第７図は従来のメモリセルの平面図、第８図は第７図の
Ａ−Ａ”線断面図、第９図は第８図の部分拡大断面図で
ある。このメモリセルは、高抵抗負荷方式について示し
ている。
第７図の平面図において、Ｑ．，Ｑｔはスイッチングト
ランジスタであり、そのゲート電極を形成するポリシリ
コン層がワード線（１１Ｌ）となる。また、Ｑ， 、Ｑ
．はインバータの駆動トランジスタである．高抵抗負荷
領域は２層目のポリシリコン層（図において点線で囲ま
れる領域）で形成され、この２層目のポリシリコン層の
高抵抗負荷領域以外の部分には、不純物がドープされて
低抵抗領域としてメモリセル内の配線として使用されて
いる。
ランジスタであり、そのゲート電極を形成するポリシリ
コン層がワード線（１１Ｌ）となる。また、Ｑ， 、Ｑ
．はインバータの駆動トランジスタである．高抵抗負荷
領域は２層目のポリシリコン層（図において点線で囲ま
れる領域）で形成され、この２層目のポリシリコン層の
高抵抗負荷領域以外の部分には、不純物がドープされて
低抵抗領域としてメモリセル内の配線として使用されて
いる。
電源配線は、２層目のポリシリコン層で形成され、また
接地用配線は、拡散！（図において一点鎖線で囲まれる
領域）で形成されている。
接地用配線は、拡散！（図において一点鎖線で囲まれる
領域）で形成されている。
第８図及び第９図の断面図において、例えば、ｎ形の基
板６１上には、ｐ形ウェルが形成され、このウェル内に
メモリセル用のｎ形ＭＯＳが形成される。すなわち、６
２は素子分離用酸化膜、６３はソース・ドレイン拡散層
、６４はゲート酸化膜、６５はゲート電極、６６は第１
層目のポリシリコン層から成る第１層目導電層、６７は
絶縁膜、６８は２層目のポリシリコン層で高抵抗負荷領
域６９と低抵抗領域７０から成り、この２層目のポリシ
リコンＩＪ６８は、ソース・ドレイン拡散層６３と１層
目のポリシリコン層６６とのコンタクトをとるため、こ
のコンタクトＳＭ域のみイオン注入（例えば、不純物イ
オンとしてＡｓ＋を、エネルギー６０ＫｅＶ ， ド
ーズ量８Ｅ１５ｃｍ−２の条件で注入）により低抵抗領
域７０を形成し、その他の領域は高抵抗負荷領域６９と
している．図において、ｄ寸法は、１層目のポリシリコ
ン層から成る第１層目導電層６６と２層目ポリシリコン
層６８のコンタクト部分を示す。なお、図中、７１はア
ルミニュウム（Ａｊ）配線、７２は保護膜である。上記
構成のメモリセルは、第１０図に示す高抵抗負荷方式の
等価回路図になる。
板６１上には、ｐ形ウェルが形成され、このウェル内に
メモリセル用のｎ形ＭＯＳが形成される。すなわち、６
２は素子分離用酸化膜、６３はソース・ドレイン拡散層
、６４はゲート酸化膜、６５はゲート電極、６６は第１
層目のポリシリコン層から成る第１層目導電層、６７は
絶縁膜、６８は２層目のポリシリコン層で高抵抗負荷領
域６９と低抵抗領域７０から成り、この２層目のポリシ
リコンＩＪ６８は、ソース・ドレイン拡散層６３と１層
目のポリシリコン層６６とのコンタクトをとるため、こ
のコンタクトＳＭ域のみイオン注入（例えば、不純物イ
オンとしてＡｓ＋を、エネルギー６０ＫｅＶ ， ド
ーズ量８Ｅ１５ｃｍ−２の条件で注入）により低抵抗領
域７０を形成し、その他の領域は高抵抗負荷領域６９と
している．図において、ｄ寸法は、１層目のポリシリコ
ン層から成る第１層目導電層６６と２層目ポリシリコン
層６８のコンタクト部分を示す。なお、図中、７１はア
ルミニュウム（Ａｊ）配線、７２は保護膜である。上記
構成のメモリセルは、第１０図に示す高抵抗負荷方式の
等価回路図になる。
従来例のＳＲＡＭのメモリセルでは、２層目ポリシリコ
ン層６８に高抵抗負荷領域６９と低抵抗領域７０とを形
成しているため、以下の問題点があった。
ン層６８に高抵抗負荷領域６９と低抵抗領域７０とを形
成しているため、以下の問題点があった。
■ イオン注入後の各種熱処理により、不純物イオンが
低抵抗領域７０側から高抵抗負荷領域６９側に横方向拡
散し、実効的な負荷抵抗頷域を狭めていた。このため、
十分な高抵抗負荷領域６９を確保するには、横方向拡散
を考慮した長さが必要となり、メモリセルの微細化の障
害になっていた。
低抵抗領域７０側から高抵抗負荷領域６９側に横方向拡
散し、実効的な負荷抵抗頷域を狭めていた。このため、
十分な高抵抗負荷領域６９を確保するには、横方向拡散
を考慮した長さが必要となり、メモリセルの微細化の障
害になっていた。
■ コンタクト領域（低抵抗領域７０）が抵抗として機
能しないため、実効的負荷領域を制限していた。このた
め、メモリセルの微細化が困難になっていた。
能しないため、実効的負荷領域を制限していた。このた
め、メモリセルの微細化が困難になっていた。
そこで本発明は、メモリセルの寸法を減少でき、ＳＲＡ
Ｍの高集積化に適した半導体装置の製造方法を提供する
ことを目的とする． 〔課題を解決するための手段〕 上記課題は、ＳＲＡＭセルにおいて、第１層目導電層を
形成する工程と、該第１層目導電層をマスクとしてソー
ス・ドレイン拡散層を形成する工程と、全面に絶縁膜を
形成し、該絶縁膜の一部を開口し、前記ソース・ドレイ
ン拡散層及び第１層目導電層の一部を露出させる工程と
、前記露出したソース・ドレイン拡散層及び第１層目導
電層上に拡散防止層を形成する工程と、該拡散防止層の
全部または一部を覆う高抵抗負荷層を形成する工程を含
むことを特徴とする半導体装置の製造方法によって達成
される。
Ｍの高集積化に適した半導体装置の製造方法を提供する
ことを目的とする． 〔課題を解決するための手段〕 上記課題は、ＳＲＡＭセルにおいて、第１層目導電層を
形成する工程と、該第１層目導電層をマスクとしてソー
ス・ドレイン拡散層を形成する工程と、全面に絶縁膜を
形成し、該絶縁膜の一部を開口し、前記ソース・ドレイ
ン拡散層及び第１層目導電層の一部を露出させる工程と
、前記露出したソース・ドレイン拡散層及び第１層目導
電層上に拡散防止層を形成する工程と、該拡散防止層の
全部または一部を覆う高抵抗負荷層を形成する工程を含
むことを特徴とする半導体装置の製造方法によって達成
される。
本発明によれば、ソース・ドレイン拡散層と第１層目導
電層とを接続するため、直接あるいは低抵抗ポリシリコ
ン層を介して拡散防止層を形成し、その拡散防止層上に
高抵抗負荷層を形成することで、高抵抗負荷領域を従来
よりも大きく配設することができ、メモリセル寸法を減
少でき、ＳＲΔＭの高集積化に貢献できる． 〔実施例〕 以下、本発明を図示の一実施例により具体的に説明する
。
電層とを接続するため、直接あるいは低抵抗ポリシリコ
ン層を介して拡散防止層を形成し、その拡散防止層上に
高抵抗負荷層を形成することで、高抵抗負荷領域を従来
よりも大きく配設することができ、メモリセル寸法を減
少でき、ＳＲΔＭの高集積化に貢献できる． 〔実施例〕 以下、本発明を図示の一実施例により具体的に説明する
。
第１図は本発明第一実施例のメモリセル部分の断面図で
ある。
ある。
同図において、１１は基板、１２は素子分離用酸化膜、
１３はソース・ドレイン拡散層、ｌ４はゲート酸化膜、
１５は第１層目ポリシリコン層で形成されるゲート電極
、１６は同じ第１層目ポリシリコン膜からなる第１層目
導電層、１７は絶縁膜、１８は第２層目ポリシリコン膜
からなる高抵抗負荷層であり、高抵抗負荷層１８の下側
のソース・ドレイン拡散層１３と第１層目導電層１６の
表面に低抵抗の第２層目導電層１９が形成されている。
１３はソース・ドレイン拡散層、ｌ４はゲート酸化膜、
１５は第１層目ポリシリコン層で形成されるゲート電極
、１６は同じ第１層目ポリシリコン膜からなる第１層目
導電層、１７は絶縁膜、１８は第２層目ポリシリコン膜
からなる高抵抗負荷層であり、高抵抗負荷層１８の下側
のソース・ドレイン拡散層１３と第１層目導電層１６の
表面に低抵抗の第２層目導電層１９が形成されている。
第２図（ａ）〜（ｅ）は本発明第一実施例のメモリセル
部分の製造工程断面図である．なお、第１図に対応する
部分は同一の符号を記す（以下に述べる他の実施例につ
いても同様とする）． まず、同図（ａ）に示すように、ｎ形の基板１１にｐ形
ウェルが形成され、このウェル内に選択酸化法などによ
る素子分離用酸化膜１２、１００〜２００人程度の膜厚
のゲート酸化膜ｌ４が形成され、その後全面に２０００
〜３０００人程度の膜厚の第１層目ポリシリコン膜が堆
積され、パターニングしてゲート電極ｌ５と第１層目導
電層１６が形成される．次に、同図（ロ）に示すように
、不純物としてＡｓ”を、エネルギー６０ＫｅＶ 、ド
ーズ量８Ｅ１５ｃｍ−”の条件でイオン注入した後、熱
処理によりソース・ドレイン拡散層ｌ３を形成する。
部分の製造工程断面図である．なお、第１図に対応する
部分は同一の符号を記す（以下に述べる他の実施例につ
いても同様とする）． まず、同図（ａ）に示すように、ｎ形の基板１１にｐ形
ウェルが形成され、このウェル内に選択酸化法などによ
る素子分離用酸化膜１２、１００〜２００人程度の膜厚
のゲート酸化膜ｌ４が形成され、その後全面に２０００
〜３０００人程度の膜厚の第１層目ポリシリコン膜が堆
積され、パターニングしてゲート電極ｌ５と第１層目導
電層１６が形成される．次に、同図（ロ）に示すように
、不純物としてＡｓ”を、エネルギー６０ＫｅＶ 、ド
ーズ量８Ｅ１５ｃｍ−”の条件でイオン注入した後、熱
処理によりソース・ドレイン拡散層ｌ３を形成する。
次に、同図（Ｃ）に示すように、例えば化学気相成長法
（ＣＶＯ法）により全面に絶縁膜１７として酸化膜（Ｓ
ｉ一島膜）を４０００〜５０００人程度の膜厚に堆積し
、この絶縁１！１７にコンタクト孔２０を開口する。こ
のコンタクト孔２０は、ソース・ドレイン拡散層１３の
表面が露出するとともに、第ｌＮ目導電層１６の一部（
寸法ｄ）が露出するように形成される。
（ＣＶＯ法）により全面に絶縁膜１７として酸化膜（Ｓ
ｉ一島膜）を４０００〜５０００人程度の膜厚に堆積し
、この絶縁１！１７にコンタクト孔２０を開口する。こ
のコンタクト孔２０は、ソース・ドレイン拡散層１３の
表面が露出するとともに、第ｌＮ目導電層１６の一部（
寸法ｄ）が露出するように形成される。
次に、同図（ロ）に示すように、露出したソース・ドレ
イン拡散Ｊｉｌ３と第１層目導電層１６の表面に低抵抗
の第２層目導電層１９として、例えば、タングステン（
Ｗ）を５００〜１０００人程度の膜厚に選択成長法させ
る．この第２３５目導電層１９は拡散防止層として機能
するものである。このときの、Ｗの選択成長条件は、六
フッ化タングステン（ＷＦ ＆） とモノシラン（Ｓｉ
Ｈｍ）のガスを反応させてーを成長させる１段階法、又
は畦，と基板のシリコン（Ｓｔ）を反応させ次いで水素
ガスで還元する２段階法などが用いられる． 次に、同図（ｅ）に示すように、全面に２０００〜３０
００人程度の膜厚の第２層目ポリシリコン膜を堆積し、
この第２層目ポリシリコン膜が第２層目導電層１９上に
残るようエッチングして高抵抗負荷１ｉ１８を形成する
． 以下の工程は、ＳＲＡＭセルを製造する通常の工程が用
いられる。
イン拡散Ｊｉｌ３と第１層目導電層１６の表面に低抵抗
の第２層目導電層１９として、例えば、タングステン（
Ｗ）を５００〜１０００人程度の膜厚に選択成長法させ
る．この第２３５目導電層１９は拡散防止層として機能
するものである。このときの、Ｗの選択成長条件は、六
フッ化タングステン（ＷＦ ＆） とモノシラン（Ｓｉ
Ｈｍ）のガスを反応させてーを成長させる１段階法、又
は畦，と基板のシリコン（Ｓｔ）を反応させ次いで水素
ガスで還元する２段階法などが用いられる． 次に、同図（ｅ）に示すように、全面に２０００〜３０
００人程度の膜厚の第２層目ポリシリコン膜を堆積し、
この第２層目ポリシリコン膜が第２層目導電層１９上に
残るようエッチングして高抵抗負荷１ｉ１８を形成する
． 以下の工程は、ＳＲＡＭセルを製造する通常の工程が用
いられる。
上記第一実施例のメモリセルによれば、選択成長したＷ
の第２層目導電層１９は、ソース・ドレイン拡散層ｌ３
と第１層目導電層１６にオーミック接続し、同時に第２
層目ポリシリコン膜の第２層目導電層ｌ９に接続される
。このため、従来のように第２層目ポリシリコン膜に低
抵抗負荷領域をイオン注入などで形成する必要がない。
の第２層目導電層１９は、ソース・ドレイン拡散層ｌ３
と第１層目導電層１６にオーミック接続し、同時に第２
層目ポリシリコン膜の第２層目導電層ｌ９に接続される
。このため、従来のように第２層目ポリシリコン膜に低
抵抗負荷領域をイオン注入などで形成する必要がない。
また、コンタクト領域部分で高抵抗負荷領域が犠牲にさ
れることがな《、同時に熱処理などによる横方向拡散も
ないため高抵抗負荷領域が狭くなることもない。従って
、メモリセルの寸法を減少でき、ＳＲＡＭの微細化、高
集積化が達成される。例えば、従来の２層目ポリシリコ
ン膜の長さが８μ一で、このうちコンタクト部分が３μ
麟であったが、本実施例によれば、この３μｍだけ減少
でき、２層目ポリシリコン膜の長さを５μ一で済ますこ
とができた。
れることがな《、同時に熱処理などによる横方向拡散も
ないため高抵抗負荷領域が狭くなることもない。従って
、メモリセルの寸法を減少でき、ＳＲＡＭの微細化、高
集積化が達成される。例えば、従来の２層目ポリシリコ
ン膜の長さが８μ一で、このうちコンタクト部分が３μ
麟であったが、本実施例によれば、この３μｍだけ減少
でき、２層目ポリシリコン膜の長さを５μ一で済ますこ
とができた。
また、この実施例では、第２層目導電Ｎｌ９をＷの選択
成長により形成しているため、フォトリソグラフィー工
程を一つ短縮することができる．第３図（ａ）及び（ロ
）は本発明第二実施例のメモリセル部分の製造工程断面
図である． まず、上記第一実施例の製造工程（ａ）〜（Ｃ）と同様
の工程を経た後、第３図（ａ）に示すように、全面に拡
散防止層として機能するＷ膜２１をスパッタ法などで堆
積し、次に第３図（ロ）に示すように、Ｗ膜２１をパタ
ーニングして第２層目導電Ｎ２２を形成してから、第２
層目ポリシリコン膜を堆積してエッチングで高抵抗負荷
層２３を形成する． 第４図（ａ）及び（ロ）は本発明第三実施例のメモリセ
ル部分の製造工程断面図である． まず、上記第一実施例の製造工程（ａ）〜（Ｃ）と同様
の工程を経た後、第４図（ａ）に示すように、全面に低
抵抗のポリシリコンＪｉ３１と第２層目導電層３２とな
るＷＷｌ４をスバッタ法などで堆積し、次に第３図向に
示すように、ポリシリコン層３１と第２層目導電層３２
をパターニングしてから、第２層目ポリシリコン膜を堆
積してエッチングで高抵抗負荷層３３を形成する． 上記第二及び第三実施例のメモリセルによれば、第２Ｍ
目導電Ｎ２２．３２上に高抵抗負荷層２θ，３３が形成
されており、第一実施例と同様にメモリセルの寸法を減
少でき、ＳＲＡＭの微細化、高集積化が達成される。
成長により形成しているため、フォトリソグラフィー工
程を一つ短縮することができる．第３図（ａ）及び（ロ
）は本発明第二実施例のメモリセル部分の製造工程断面
図である． まず、上記第一実施例の製造工程（ａ）〜（Ｃ）と同様
の工程を経た後、第３図（ａ）に示すように、全面に拡
散防止層として機能するＷ膜２１をスパッタ法などで堆
積し、次に第３図（ロ）に示すように、Ｗ膜２１をパタ
ーニングして第２層目導電Ｎ２２を形成してから、第２
層目ポリシリコン膜を堆積してエッチングで高抵抗負荷
層２３を形成する． 第４図（ａ）及び（ロ）は本発明第三実施例のメモリセ
ル部分の製造工程断面図である． まず、上記第一実施例の製造工程（ａ）〜（Ｃ）と同様
の工程を経た後、第４図（ａ）に示すように、全面に低
抵抗のポリシリコンＪｉ３１と第２層目導電層３２とな
るＷＷｌ４をスバッタ法などで堆積し、次に第３図向に
示すように、ポリシリコン層３１と第２層目導電層３２
をパターニングしてから、第２層目ポリシリコン膜を堆
積してエッチングで高抵抗負荷層３３を形成する． 上記第二及び第三実施例のメモリセルによれば、第２Ｍ
目導電Ｎ２２．３２上に高抵抗負荷層２θ，３３が形成
されており、第一実施例と同様にメモリセルの寸法を減
少でき、ＳＲＡＭの微細化、高集積化が達成される。
第５図は本発明第四実施例のメモリセル部分の製造工程
断面図である。
断面図である。
この実施例のメモリセルは、第一実施例の製造工程（ａ
）〜（Ｃ）と同様の工程を経た後、ソース・ドレイン拡
散層ｌ３上のコンタクト孔２０にポリシリコン層４１を
埋め込み、このポリシリコン層４１を低抵抗化処理を行
う。このようなポリシリコン［４１の埋め込みは、例え
ば全面にポリシリコン層を堆積した後、エッチバックに
より行う。次に、露出したポリシリコン層４１と第１層
目導電層１６の表面にＷ膜を選択成長させて、拡散防止
膜となる第２層目導電層４２を形成し、次いで第２層目
ポリシリコン膜を堆積して高抵抗負荷層４３を形成する
。
）〜（Ｃ）と同様の工程を経た後、ソース・ドレイン拡
散層ｌ３上のコンタクト孔２０にポリシリコン層４１を
埋め込み、このポリシリコン層４１を低抵抗化処理を行
う。このようなポリシリコン［４１の埋め込みは、例え
ば全面にポリシリコン層を堆積した後、エッチバックに
より行う。次に、露出したポリシリコン層４１と第１層
目導電層１６の表面にＷ膜を選択成長させて、拡散防止
膜となる第２層目導電層４２を形成し、次いで第２層目
ポリシリコン膜を堆積して高抵抗負荷層４３を形成する
。
第６図は本発明第五実施例のメモリセル部分の製造工程
断面図である。
断面図である。
この実施例のメモリセルは、第四実施例と同様に埋め込
みポリシリコンＮ４１を形成した後、スパッタリング法
などでＷ膜を堆積し、バターニングにより第２層目導電
［５１を形成し、次いで第２層目ポリシリコン膜を堆積
して高抵抗負荷Ｎ５２を形成する。
みポリシリコンＮ４１を形成した後、スパッタリング法
などでＷ膜を堆積し、バターニングにより第２層目導電
［５１を形成し、次いで第２層目ポリシリコン膜を堆積
して高抵抗負荷Ｎ５２を形成する。
上記第四及び第五実施例のメモリセルによれば、第一実
施例と同様にメモリセルの寸法を減少でき、ＳＲＡＭの
微細化、高集積化が達成される。また、これらの実施例
では、埋め込みポリシリコン層４１を形成することで、
段差が緩やかにでき、微細加工を容易にできる。さらに
、第四実施例では、ポリシリコン層４１をエッチバック
で形成し、かつＷ膜を選択成長させるため、マスクを少
なくして工程を短縮できる。
施例と同様にメモリセルの寸法を減少でき、ＳＲＡＭの
微細化、高集積化が達成される。また、これらの実施例
では、埋め込みポリシリコン層４１を形成することで、
段差が緩やかにでき、微細加工を容易にできる。さらに
、第四実施例では、ポリシリコン層４１をエッチバック
で形成し、かつＷ膜を選択成長させるため、マスクを少
なくして工程を短縮できる。
なお、上記各実施例において、拡散防止膜としてＷ膜を
用いていたが、本発明の適用範囲はこれに限らず、例え
ばモリブデン（ＭＯ）、チタン（Ｔｉ）、コバルト（Ｃ
ｏ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）などの金属
膜、又はメタルシリサイド（ＷＳｉ， ＭｏＳｉｚ、Ｔ
ｉＳｉｚなど）もしくはメタルナイトライド（ＴｉＮな
ど）であってもよく、不純物拡散を防止するものであれ
ばよい。例えば、ＷＳｉはＷを堆積した後に熱処理を行
いＳｉと反応させることにより形成される。
用いていたが、本発明の適用範囲はこれに限らず、例え
ばモリブデン（ＭＯ）、チタン（Ｔｉ）、コバルト（Ｃ
ｏ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）などの金属
膜、又はメタルシリサイド（ＷＳｉ， ＭｏＳｉｚ、Ｔ
ｉＳｉｚなど）もしくはメタルナイトライド（ＴｉＮな
ど）であってもよく、不純物拡散を防止するものであれ
ばよい。例えば、ＷＳｉはＷを堆積した後に熱処理を行
いＳｉと反応させることにより形成される。
以上説明した様に本発明によれば、ソース・ドレイン拡
散層と第１層目導電層とを接続するため、直接あるいは
低抵抗ポシリリコン層を介して拡散防止膜の役目を果た
す第２層目導電層を形成することで、高抵抗負荷領域を
従来よりも大きく配設することができ、メモリセル寸法
を減少でき、ＳＲＡＭの高集積化に貢献できる効果があ
る。
散層と第１層目導電層とを接続するため、直接あるいは
低抵抗ポシリリコン層を介して拡散防止膜の役目を果た
す第２層目導電層を形成することで、高抵抗負荷領域を
従来よりも大きく配設することができ、メモリセル寸法
を減少でき、ＳＲＡＭの高集積化に貢献できる効果があ
る。
第１図は本発明第一実施例のメモリセル部分の断面図、
第２図（ａ）〜（ｅ）は本発明第一実施例のメモリセル
部分の製造工程断面図、 第３図（ａ）及び（ｂ）は本発明第二実施例のメモリセ
ル部分の製造工程断面図、 第４図（ａ）及びｂ）は本発明第三実施例のメモリセル
部分の製造工程断面図、 第５図は本発明第四実施例のメモリセル部分の製造工程
断面図、 第６図は本発明第五実施例のメモリセル部分の製造工程
断面図、 第７図は従来のメモリセルの平面図、 第８図は第７図のＡ−Ａ’線断面図、 第９図は第８図の部分拡大断面図、 第１０図は高抵抗負荷方式のメモリセルの等価回路図で
ある。 ｌ７は絶縁膜、 １８、２３．３３．４３．５２は高抵抗負荷層、２０は
コンタクト孔、 ２１はＷ膜、 ３ｌ、４１はポリシリコン層を示す。 特許出願人 富士通株式会社
部分の製造工程断面図、 第３図（ａ）及び（ｂ）は本発明第二実施例のメモリセ
ル部分の製造工程断面図、 第４図（ａ）及びｂ）は本発明第三実施例のメモリセル
部分の製造工程断面図、 第５図は本発明第四実施例のメモリセル部分の製造工程
断面図、 第６図は本発明第五実施例のメモリセル部分の製造工程
断面図、 第７図は従来のメモリセルの平面図、 第８図は第７図のＡ−Ａ’線断面図、 第９図は第８図の部分拡大断面図、 第１０図は高抵抗負荷方式のメモリセルの等価回路図で
ある。 ｌ７は絶縁膜、 １８、２３．３３．４３．５２は高抵抗負荷層、２０は
コンタクト孔、 ２１はＷ膜、 ３ｌ、４１はポリシリコン層を示す。 特許出願人 富士通株式会社
Claims (6)
- （１）ＳＲＡＭセルにおいて、 第１層目導電層（１６）を形成する工程と、該第１層目
導電層（１６）をマスクとしてソース・ドレイン拡散層
（１３）を形成する工程と、全面に絶縁膜（１７）を形
成し、該絶縁膜（１７）の一部を開口し、前記ソース・
ドレイン拡散層（１３）及び第１層目導電層（１６）の
一部を露出させる工程と前記露出したソース・ドレイン
拡散層（１３）及び第１層目導電層（１６）上に拡散防
止層を形成する工程と、 該拡散防止層の全部または一部を覆う高抵抗負荷層（１
８）を形成する工程を含むことを特徴とする半導体装置
の製造方法。 - （２）前記拡散防止層を形成する工程は、前記露出した
ソース・ドレイン拡散層（１３）及び第１層目導電層（
１６）上に第２層目導電層（１９、２２）を形成するこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - （３）前記拡散防止層を形成する工程は、前記露出した
ソース・ドレイン拡散層（１３）及び第１層目導電層（
１６）上に低抵抗ポリシリコン層（３１）を形成した後
、該ポリシリコン層（３１）上に第２層目導電層（３２
）を形成することを特徴とする請求項１記載の半導体装
置の製造方法。 - （４）前記拡散防止層を形成する工程は、前記露出した
ソース・ドレイン拡散層（１３）上に低抵抗ポリシリコ
ン層（４１）を埋め込んだ後、該ポリシリコン層（４１
）及び第１層目導電層（１６）上に第２層目導電層（４
２、５１）を形成することを特徴とする請求項１記載の
半導体装置の製造方法。 - （５）前記２層目導電層（１９、２２、３２、４２、５
１）は、Ｗ、Ｍｏ、Ｔｉ、Ｃｏ、Ｎｉ、の金属膜のいず
れか又はその合金、もしくはそれらのシリサイド、ナイ
トライド化合物のいずれかであることを特徴とする請求
項２、３又は４記載の半導体装置の製造方法。 - （６）前記高抵抗負荷層（１８、２３、３３、４３、５
２）は、ノンドープのポリシリコン層であることを特徴
とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056048A JP2665972B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056048A JP2665972B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237062A true JPH02237062A (ja) | 1990-09-19 |
| JP2665972B2 JP2665972B2 (ja) | 1997-10-22 |
Family
ID=13016201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056048A Expired - Lifetime JP2665972B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2665972B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268240B1 (en) | 1997-02-27 | 2001-07-31 | Nec | Static semiconductor memory device capable of enhancing access speed |
| US6831331B2 (en) | 1995-11-15 | 2004-12-14 | Denso Corporation | Power MOS transistor for absorbing surge current |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153763A (ja) * | 1984-08-23 | 1986-03-17 | Toshiba Corp | 半導体装置 |
| JPS6153764A (ja) * | 1984-08-23 | 1986-03-17 | Toshiba Corp | 半導体装置 |
| JPS62203363A (ja) * | 1986-03-04 | 1987-09-08 | Toshiba Corp | 半導体装置の製造方法 |
-
1989
- 1989-03-10 JP JP1056048A patent/JP2665972B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153763A (ja) * | 1984-08-23 | 1986-03-17 | Toshiba Corp | 半導体装置 |
| JPS6153764A (ja) * | 1984-08-23 | 1986-03-17 | Toshiba Corp | 半導体装置 |
| JPS62203363A (ja) * | 1986-03-04 | 1987-09-08 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831331B2 (en) | 1995-11-15 | 2004-12-14 | Denso Corporation | Power MOS transistor for absorbing surge current |
| US6268240B1 (en) | 1997-02-27 | 2001-07-31 | Nec | Static semiconductor memory device capable of enhancing access speed |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2665972B2 (ja) | 1997-10-22 |
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