JPH02237143A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02237143A JPH02237143A JP1056259A JP5625989A JPH02237143A JP H02237143 A JPH02237143 A JP H02237143A JP 1056259 A JP1056259 A JP 1056259A JP 5625989 A JP5625989 A JP 5625989A JP H02237143 A JPH02237143 A JP H02237143A
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- Japan
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- metal wiring
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- 239000002184 metal Substances 0.000 abstract description 31
- 229910052751 metal Inorganic materials 0.000 abstract description 31
- 238000000034 method Methods 0.000 abstract 1
- 230000000717 retained effect Effects 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 210000004907 gland Anatomy 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
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- 238000009792 diffusion process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、フローティング状態になりうる内部ノードの
電位を、フローティング時に一定に保つための半専体装
置に関する。
電位を、フローティング時に一定に保つための半専体装
置に関する。
（従来の技術）
第２図はフローティング状態になりうる内部ノードを備
えた回路を示している。第２図において、１は制御信号
、２は制御信号１によってゲートされるＰチャネルＭＯ
Ｓ｝−ランジスタ、３は内部ノード、４はコンデンサ、
５はＣＭＯＳインバータ、６は出力である。第３図は第
２図の回路を実現するだめの従来の半導体装置のパター
ン構成を示している．第３図において，３１は電源の金
属配線、３２はグランドの金属配線、３３はＮウエル領
域、３４は内部ノード３（第２図）を形成している金属
配線、３５． ３７， ３９は素子領域、３６． ３８
． ４０はポリシリコンゲートであって，素子領域３５
とポリシリコンゲート３６でＰチャネル型ＭｏＳトラン
ジスタ２（第２図）を楕成し、素子領域３７とポリシリ
コンゲート３８でＣＭＯＳインバータ５（第２図）のＰ
チャネル型ＭｏＳトランジスタを構成しており、また，
素子領域３９とポリシリコンゲート４０とでＣＭＯＳイ
ンバータ５（第２図）のＮチャネル型トランジスタを構
成している。４ｌは出力６（第２図）を形成する出力の
金属配線，４２はポリシリコン電極で素子領域４３とで
コンデンサ４（第２図）を構成している．４４， ／１
５， ４６， ４７， ４８， ４９， ５０， ５１
． ５２は金属配線と素子を接続するコンタクト窓であ
る．次に上記構成からなる半導体装置の動作について説
明する。第２図に示す回路は、電源投入時および制御信
号１がローレベルになるまでは電源電位（位下、ハイレ
ベルと記す）を出力し、その後は制御信号１には関係な
くローレベルを出力し続けることを目的とした回路であ
る。すなわち，電源を投入すると、内部ノード３にはコ
ンデンサ４の効果によりローレベルに保持しようとする
作用が働く。したがって、ＣＭＯＳインバータ５の出力
６は電源投入直後にはただちにハイレベルを出力する。
えた回路を示している。第２図において、１は制御信号
、２は制御信号１によってゲートされるＰチャネルＭＯ
Ｓ｝−ランジスタ、３は内部ノード、４はコンデンサ、
５はＣＭＯＳインバータ、６は出力である。第３図は第
２図の回路を実現するだめの従来の半導体装置のパター
ン構成を示している．第３図において，３１は電源の金
属配線、３２はグランドの金属配線、３３はＮウエル領
域、３４は内部ノード３（第２図）を形成している金属
配線、３５． ３７， ３９は素子領域、３６． ３８
． ４０はポリシリコンゲートであって，素子領域３５
とポリシリコンゲート３６でＰチャネル型ＭｏＳトラン
ジスタ２（第２図）を楕成し、素子領域３７とポリシリ
コンゲート３８でＣＭＯＳインバータ５（第２図）のＰ
チャネル型ＭｏＳトランジスタを構成しており、また，
素子領域３９とポリシリコンゲート４０とでＣＭＯＳイ
ンバータ５（第２図）のＮチャネル型トランジスタを構
成している。４ｌは出力６（第２図）を形成する出力の
金属配線，４２はポリシリコン電極で素子領域４３とで
コンデンサ４（第２図）を構成している．４４， ／１
５， ４６， ４７， ４８， ４９， ５０， ５１
． ５２は金属配線と素子を接続するコンタクト窓であ
る．次に上記構成からなる半導体装置の動作について説
明する。第２図に示す回路は、電源投入時および制御信
号１がローレベルになるまでは電源電位（位下、ハイレ
ベルと記す）を出力し、その後は制御信号１には関係な
くローレベルを出力し続けることを目的とした回路であ
る。すなわち，電源を投入すると、内部ノード３にはコ
ンデンサ４の効果によりローレベルに保持しようとする
作用が働く。したがって、ＣＭＯＳインバータ５の出力
６は電源投入直後にはただちにハイレベルを出力する。
次に制御信号１がローレベルになると、Ｐチャネル型Ｍ
ＯＳトランジスタ２はＯＮ状態になり、内部ノード３は
ハイレベルに遷移し出力６はローレベルになる。ここで
、制御信号１がハイレベルになると、内部ノード３はハ
イレベルを保持したままフローティング状態となり、出
力６はローレベルに保持される。
ＯＳトランジスタ２はＯＮ状態になり、内部ノード３は
ハイレベルに遷移し出力６はローレベルになる。ここで
、制御信号１がハイレベルになると、内部ノード３はハ
イレベルを保持したままフローティング状態となり、出
力６はローレベルに保持される。
（発明が解決しようとする課題）
しかしながら，上記従来のパターン構成では、内部ノー
ド３を形成する内部ノードの金属配線３４に隣接してグ
ランドの金属配線３２や出力６を形成する出力の金属配
線４１が存在していたため、非常に長い時間制御信号１
がハイレベルになる状態、すなわち内部ノード３のフロ
ーティング状態が続いた場合．−ｈ記金属配線（内部ノ
ード，グランド，出力）３４， ３２． ４１間の微少
な（同層）リークにより内部ノード３の電位は次第に下
がり、ＣＭＯＳインバータ５に貫通電流が流れ始め、や
がて出力６のレベルが反転してしまうという不良を発生
する問題点を有していた。
ド３を形成する内部ノードの金属配線３４に隣接してグ
ランドの金属配線３２や出力６を形成する出力の金属配
線４１が存在していたため、非常に長い時間制御信号１
がハイレベルになる状態、すなわち内部ノード３のフロ
ーティング状態が続いた場合．−ｈ記金属配線（内部ノ
ード，グランド，出力）３４， ３２． ４１間の微少
な（同層）リークにより内部ノード３の電位は次第に下
がり、ＣＭＯＳインバータ５に貫通電流が流れ始め、や
がて出力６のレベルが反転してしまうという不良を発生
する問題点を有していた。
本発明は上記従来の問題点を解決するものであり、フロ
ーテイングになりうる内部ノードの電位を，フローティ
ング時に一定に保つことができる半導体装置を提供する
ことを目的とするものである。
ーテイングになりうる内部ノードの電位を，フローティ
ング時に一定に保つことができる半導体装置を提供する
ことを目的とするものである。
（課題を解決するための手段）
本発明は上記目的を達成するために、半導体装置はフロ
ーティング状態になりうる内部ノードを形成する配線を
、内部ノードがフローテイング時に保持する電位をもつ
配線で囲んだ構成を有するものである。
ーティング状態になりうる内部ノードを形成する配線を
、内部ノードがフローテイング時に保持する電位をもつ
配線で囲んだ構成を有するものである。
（作 用）
したがって本発明によれば、フローテイング状態の内部
ノードのリーク径路先の電位がフローティング時に保持
すべき電位であるためリークを防ぐことができ、フロー
ティング状態の内部ノードの電位を一定に保つことがで
きる． （実施例） 第１図は本発明の一実施例における半導体装置のパター
ン構成を示したものであり、第１図に対応する回路は第
２図であって従来例と同一である。
ノードのリーク径路先の電位がフローティング時に保持
すべき電位であるためリークを防ぐことができ、フロー
ティング状態の内部ノードの電位を一定に保つことがで
きる． （実施例） 第１図は本発明の一実施例における半導体装置のパター
ン構成を示したものであり、第１図に対応する回路は第
２図であって従来例と同一である。
第１図において，７は電源の金属配線、８はグランドの
金属配線，９はＮウエル領域、１０は内部ノード３（第
２図）を形成している内部ノードの金属配線であり電源
の金属配線７で囲まれている。１１，１３， １５，
１９は素子領域、１２， １４． １６はポリシリコン
，１７は出力の金屓配線、１８はポリシリコン電極、２
０， ２１， ２２， ２３， ２４， ２５， ２６
， ２７， ２８はコンタク１一窓である．上記パター
ン構成で従来例（第３図）のパターン構成と大きく変っ
ているのは、内部ノードの金属配線１０を電源の金属配
ｕＡ７で囲んでいる点であり，その他は従来例の構成と
略々同じである． 次に上記実施例の動作について説明する。第２図の回路
において電源を投入すると，内部ノード３にはコンデン
サ４の効果によりローレベルに保持しようとする作用が
働く。したがってＣＭＯ Ｓインバータ５の出力６は電
源投入直後にはただちにハイレベルを出力する。次に制
御信号１がローレベルになると，Ｐチャネル型ＭＯＳト
ランジスタ２はＯＮ状態になり，内部ノード３はハイレ
ベルに遷移し出力６はローレベルになる。ここで、制御
信号１がハイレベルになると、内部ノード３はハイレベ
ルを保持したままフローティング状態となり出力６はロ
ーレベルに保持される。したがって内部ノード３を形成
している内部ノードの金属配線ＩＯの電位はハイレベル
であり、その周囲には同じ電位である電源の金属配線７
が存在している状態である。
金属配線，９はＮウエル領域、１０は内部ノード３（第
２図）を形成している内部ノードの金属配線であり電源
の金属配線７で囲まれている。１１，１３， １５，
１９は素子領域、１２， １４． １６はポリシリコン
，１７は出力の金屓配線、１８はポリシリコン電極、２
０， ２１， ２２， ２３， ２４， ２５， ２６
， ２７， ２８はコンタク１一窓である．上記パター
ン構成で従来例（第３図）のパターン構成と大きく変っ
ているのは、内部ノードの金属配線１０を電源の金属配
ｕＡ７で囲んでいる点であり，その他は従来例の構成と
略々同じである． 次に上記実施例の動作について説明する。第２図の回路
において電源を投入すると，内部ノード３にはコンデン
サ４の効果によりローレベルに保持しようとする作用が
働く。したがってＣＭＯ Ｓインバータ５の出力６は電
源投入直後にはただちにハイレベルを出力する。次に制
御信号１がローレベルになると，Ｐチャネル型ＭＯＳト
ランジスタ２はＯＮ状態になり，内部ノード３はハイレ
ベルに遷移し出力６はローレベルになる。ここで、制御
信号１がハイレベルになると、内部ノード３はハイレベ
ルを保持したままフローティング状態となり出力６はロ
ーレベルに保持される。したがって内部ノード３を形成
している内部ノードの金属配線ＩＯの電位はハイレベル
であり、その周囲には同じ電位である電源の金属配線７
が存在している状態である。
上記のように本実施例によれば、ハイレベルを保持した
ままフローティング状態になった内部ノード３を形成し
ている内部ノードの金属配線１０を、同じ電位である電
源の金屈配，ｍ７で囲んでいることにより、金属配線間
の微少リークが存在し、内部ノード３のフローティング
状態が非常に長い時間続いたとしても、内部ノード３の
電位はハイレベルを保持し続けることができる。
ままフローティング状態になった内部ノード３を形成し
ている内部ノードの金属配線１０を、同じ電位である電
源の金屈配，ｍ７で囲んでいることにより、金属配線間
の微少リークが存在し、内部ノード３のフローティング
状態が非常に長い時間続いたとしても、内部ノード３の
電位はハイレベルを保持し続けることができる。
なお，本実施例では内部ノードの配線および電源の配線
を金属で構成したが、両方の配線は、導電性材質あるい
は拡散店であってもよい．（発明の効果） 本発明は上記実施例から明らかなように，フローティン
グ状態になりうる内部ノードを形成する配線を、内部ノ
ードがフローティング時に保持する電位をもつ配線で囲
むことによって、内部ノードのフローティング時の電位
を一定に保つことができる効果を有する。
を金属で構成したが、両方の配線は、導電性材質あるい
は拡散店であってもよい．（発明の効果） 本発明は上記実施例から明らかなように，フローティン
グ状態になりうる内部ノードを形成する配線を、内部ノ
ードがフローティング時に保持する電位をもつ配線で囲
むことによって、内部ノードのフローティング時の電位
を一定に保つことができる効果を有する。
第１図は本発明の一実施例における半導体装置のパター
ン構成図、第２図はフローティング状態になりうる内部
ノードを備えた回路図、第３図は従来の半導体装ほのパ
ターン構成図である。 １ ・・・制御信号， ２・・・Ｐチャネル型ＭＯＳト
ランジスタ、 ３ ・・・内部ノード、４ ・・・コン
デンサ、 ５・・・ＣＭＯＳインバータ、 ６・・・出
力、 ７，３１・・・電源の金属配線．８．３２・・・
グランドの金属配線， ９，３３・・・Ｎウエル領域，
１０，３４・・・内部ノードの金属配線，１１，１３，
１５， １９， ３５， ３７， ３９． ４３・・・
素子領域．１２， １４， １６， ３６， ３８，
４０・・・ポリシリコン電極、１７． ４１・・・出力
の金属配線、１８． ４２・・・ポリシリコン電極．２
０，２１，２２， ２３， ２４． ２５， ２６，
２７， ２８， ４４， ４５，４６， ４７， ４８
， ４９， ５０， ５１． ５２・・・コンタクト窓
。 特許出願人 松下電子工業株式会社 第 図 第２図 ７・゛・１！源ク捻為ｅｔ腺 ９・一Ｎウ【（々東戚 １． ＋３ ．１５，＋９・・−＊｝鐵賊１７゜゜゛ぶ
力つ＃ｓＪ夜」良 ２ｏ〜２８・ コンタ外１ち、 ８゛゜゛グランドり金為ｅＬ腺 １０・・・杓２Ｐノードゥ槍奏イに刑炙２Ｊ４，＋６・
・・４マリシリコンケット＋ｓ・＝オぐソシリコン《梧 弁
ン構成図、第２図はフローティング状態になりうる内部
ノードを備えた回路図、第３図は従来の半導体装ほのパ
ターン構成図である。 １ ・・・制御信号， ２・・・Ｐチャネル型ＭＯＳト
ランジスタ、 ３ ・・・内部ノード、４ ・・・コン
デンサ、 ５・・・ＣＭＯＳインバータ、 ６・・・出
力、 ７，３１・・・電源の金属配線．８．３２・・・
グランドの金属配線， ９，３３・・・Ｎウエル領域，
１０，３４・・・内部ノードの金属配線，１１，１３，
１５， １９， ３５， ３７， ３９． ４３・・・
素子領域．１２， １４， １６， ３６， ３８，
４０・・・ポリシリコン電極、１７． ４１・・・出力
の金属配線、１８． ４２・・・ポリシリコン電極．２
０，２１，２２， ２３， ２４． ２５， ２６，
２７， ２８， ４４， ４５，４６， ４７， ４８
， ４９， ５０， ５１． ５２・・・コンタクト窓
。 特許出願人 松下電子工業株式会社 第 図 第２図 ７・゛・１！源ク捻為ｅｔ腺 ９・一Ｎウ【（々東戚 １． ＋３ ．１５，＋９・・−＊｝鐵賊１７゜゜゛ぶ
力つ＃ｓＪ夜」良 ２ｏ〜２８・ コンタ外１ち、 ８゛゜゛グランドり金為ｅＬ腺 １０・・・杓２Ｐノードゥ槍奏イに刑炙２Ｊ４，＋６・
・・４マリシリコンケット＋ｓ・＝オぐソシリコン《梧 弁
Claims (1)
- 電気的にフローティング状態になりうる内部ノードを
形成する第１の配線を、前記内部ノードがフローティン
グ時に保持する電位と同電位の第２の配線で囲んだこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056259A JP2551837B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056259A JP2551837B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237143A true JPH02237143A (ja) | 1990-09-19 |
| JP2551837B2 JP2551837B2 (ja) | 1996-11-06 |
Family
ID=13022085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056259A Expired - Fee Related JP2551837B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551837B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5472305B2 (ja) * | 2009-08-19 | 2014-04-16 | 日本電気株式会社 | 給電線構造及びそれを用いた回路基板、ｅｍｉノイズ低減方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052627U (ja) * | 1983-09-19 | 1985-04-13 | 日本電気株式会社 | 半導体集積回路 |
| JPS62113461A (ja) * | 1985-11-13 | 1987-05-25 | Matsushita Electronics Corp | 半導体装置 |
| JPS6336554A (ja) * | 1986-07-31 | 1988-02-17 | Nec Corp | 半導体装置 |
| JPS63175441A (ja) * | 1987-01-14 | 1988-07-19 | Nec Corp | 半導体装置 |
-
1989
- 1989-03-10 JP JP1056259A patent/JP2551837B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052627U (ja) * | 1983-09-19 | 1985-04-13 | 日本電気株式会社 | 半導体集積回路 |
| JPS62113461A (ja) * | 1985-11-13 | 1987-05-25 | Matsushita Electronics Corp | 半導体装置 |
| JPS6336554A (ja) * | 1986-07-31 | 1988-02-17 | Nec Corp | 半導体装置 |
| JPS63175441A (ja) * | 1987-01-14 | 1988-07-19 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5472305B2 (ja) * | 2009-08-19 | 2014-04-16 | 日本電気株式会社 | 給電線構造及びそれを用いた回路基板、ｅｍｉノイズ低減方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2551837B2 (ja) | 1996-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |